F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南

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ID 683287
日期 12/13/2021
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1. 关于F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南 2. 快速入门指南 3. F-Tile Serial Lite IV设计实例详细描述 4. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南存档 5. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南文档修订历史
2. 快速入门指南 x
2.1. 设计实例结构框图 2.2. 软件和硬件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. F-Tile Serial Lite IV设计实例详细描述 x
3.1. 功能特性 3.2. 设计实例组件 3.3. 仿真 3.4. 硬件测试 3.5. 错误处理 3.6. 链路调试顺序 3.7. F-Tile Serial Lite IV IP工具包
3.2. 设计实例组件 x
3.2.1. 流量发生器 3.2.2. 流量检查器 3.2.3. DCFIFO
3.3. 仿真 x
3.3.1. 基础模式的仿真结果 3.3.2. 全模式的仿真结果
3.7. F-Tile Serial Lite IV IP工具包 x
3.7.1. 设置和运行工具包 3.7.2. 工具包GUI设置
1. 关于F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南
2. 快速入门指南
3. F-Tile Serial Lite IV设计实例详细描述
4. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南存档
5. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南文档修订历史

3.5. 错误处理

F-Tile Serial Lite IV IP检测错误条件和响应这些错误条件的行为。

表 11.  错误条件行为本表格中，N代表通道（lane）数量。
信号 宽度 位置 方向 时钟域 错误指示
tx_error 5 顶层信号 输出 tx_core_clkout 未使用。
rx_error

(N*2*2)+3 (PAM4模式)

(N*2)*3 (NRZ模式)

顶层信号 输出 rx_core_clkout

置位后，指示RX数据路径上的错误条件。

  • [(N*2+2):N+3] = 指示特定通道的PCS错误。
  • [N+2] = 指示对齐错误。如果该位被置位，则重新初始化通道对齐。
  • [N+1]= 指示在用户逻辑未准备好时，将数据被转发到该用户逻辑。
  • [N] = 指示对齐丢失。
  • [(N-1):0] = 指示数据包含CRC错误。

tx_adaptation_fifo_full

1

顶层TX DCFIFO信号

 输出 TX用户时钟 该矢量指示写入域TX缓冲区已满，无法接收数据。

rx_adaptation_fifo_full

1

顶层TX DCFIFO信号

 输出 TX用户时钟 该矢量指示写入域TX缓冲区已满，无法接收数据。

readfull

1

顶层RX DCFIFO信号

 输出 RX用户时钟 该矢量指示读取域缓冲区已满，无法接收数据。
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