2.1. 设计实例结构框图

F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南

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ID 683287

日期 12/13/2021

版本 21.4-3.0.0

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2.1. 设计实例结构框图

图 2. Intel® Agilex® 设计实例的高级结构图。

表 3. 设计实例组件
组件	描述
F-Tile Serial Lite IV Intel® FPGA IP	本设计实例中的F-Tile Serial Lite IV Intel® FPGA IP支持的流式或数据包传输模式具有以下功能特性：对于FHT收发器类型：每通道56.1 Gbps，最多4个PAM4通道。每通道28.05 Gbps，最多4个NRZ通道。对于FGT收发器类型：每通道22 Gbps到58 Gbps，最多12个PAM4通道。每通道10 Gbps到28.05 Gbps，双工设计最多16个NRZ通道，单工设计使用单个通道。 F-Tile Serial Lite IV Intel® FPGA IP接收从流量发生器来的数据并格式化这些数据以进行传输。 F-Tile Serial Lite IV Intel® FPGA IP还接收从链路，从头（header）分割而来的数据，并将该数据发送到流量检查器进行分析。使用 Intel® Quartus® Prime Pro Edition软件中的参数编辑器生成IP。
System Console（系统控制台）	System Console是一个 Intel® Quartus® Prime工具，为您提供用户友好的界面，供您进行第一级调试并监控IP、流量发生器和流量检查器的状态。
Demo control（演示控制）	演示控制块由连接收发器重配置和演示管理接口的 Avalon® 存储器映射流水线桥接组成。该设计还例化了用于System Console调试的JTAG主控，并行输入/输出（PIO）和ISSP（In-system Source and Probe，在系统源和探针) 模块。
Demo management（演示管理）	演示管理模块实现控制和状态寄存器（CSR）以控制、监控设计操作，并记录操作器件发生的错误。
User clock—IOPLL （用户时钟）	对于 Intel® Agilex® F-tile器件，该设计实例使用IOPLL生成用户时钟以将数据发送到F-Tile Serial Lite IV IP。设计使用`iopll_ref_clk`时钟信号作为IOPLL参考时钟来连接时钟生成器。重要： `iopll_ref_clk`的频率应该与`pll_refclk`相同，并且来自相同时钟模块。
Traffic generator（流量发生器）	流量发生器以确定格式生成流量，以验证链路是否正确发送数据。
Traffic checker（流量检查器）	流量检查器执行检查以验证接收到的数据是否是预期格式。
Dual-clock FIFO（DCFIFO，双时钟FIFO）	DCFIFO块处理不同时钟域之间时钟交叉的数据流和控制信号。
System PLL（系统PLL）	系统PLL驱动F-Tile Serial Lite IV Duplex和Simplex模块，并被驱动到与`iopll_ref_clk`时钟信号相同的频率。