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11. 英特尔® Agilex™ 5 SoC中的硬核处理器系统

英特尔® Agilex™ 5 SoC硬核处理器系统(HPS)由多核 Arm* 处理器组成,其中包含一个 Arm* Cortex* -A76双核和一个 Arm* Cortex* -A55双核处理器。此外,HPS还添加了一个系统存储器管理单元,可用于实现系统范畴的硬件虚拟化。

随着HPS架构的改进, 英特尔® Agilex™ 5 SoC可以满足当前和未来嵌入式市场的要求,包括:

  • 无线和有线通信
  • 数据中心加速
  • 各种工业应用
图 7.  英特尔® Agilex™ 5SoC HPS结构图


表 19.   英特尔® Agilex™ 5 SoC的主要特性汇总
功能 描述
处理器单元
  • Arm* Cortex* -A76 MPCore* 双核和 Arm* Cortex* -A55 MPCore* 双核的多核处理器单元
    • CPU频率:
      • 双核 Arm* Cortex* -A76—高达1.8 GHz
      • 双核 Arm* Cortex* -A55—高达1.5 GHz
    • Arm* v8.2-A架构
  • 运行64位和32位 Arm* 指令
  • 16位和32位Thumb指令,使存储器空间布局减少30%
  • 采用8位 Java* 字节码的 Arm* Jazelle* 运行时编译目标(RCT)执行架构
  • 超标量,可变长度,带动态分支预测的无序流水线(out-of-order pipeline)
  • 改进的 Arm* Neon* 媒体处理引擎
  • 单精度和双精度浮点单元
  • Arm* CoreSight* 调试和追踪技术
系统存储器管理单元
  • 实现统一的存储器模型
  • 将硬件虚拟化扩展到FPGA架构中实现的外设
高速缓存一致性单元 在整个系统中传播存储在高速缓存中的共享数据的变化,为协同处理单元提供I/O一致性。
高速缓存存储器 常规 共享2 MB L3高速缓存
双核 Arm* Cortex* -A76
  • 64 KB L1 I-高速缓存和每内核有ECC的64 KB L1 D-高速缓存
  • 256 KB共享L2高速缓存
双核 Arm* Cortex* -A55
  • 32 KB L1 I-高速缓存和每内核有ECC的32 KB L1 D-高速缓存
  • 128 KB共享L2高速缓存
片上存储器 512 KB片上RAM
外部SDRAM和HPS的闪存接口 硬核存储控制器
  • 支持DDR4、DDR5、LPDDR4和LPDDR5
  • 40位(32位 + 8位 ECC)
  • ECC支持,包括计算、纠错、回写校正和错误计数器
  • 对单个SDRAM突发进行软件可配置的优先级调度
  • 对所有 JEDEC* 特定的时序参数的完全可编程的时序参数支持
  • 连接到硬核存储控制器的多端口前端(MPFE)接口,支持 AMBA* 4 AXI QoS连接到FPGA架构的接口
NAND闪存控制器
  • 基于集成描述符的DMA控制器
  • 可编程的硬件ECC支持
  • 支持8位和16位闪存器件
  • 兼容ONFI 1.x、2.x、3.x和4.1规范
  • 兼容Toggle 1.x和2.x规范
SD/SDIO/MMC控制器
  • 集成的基于描述符的DMA控制器
  • 支持CE-ATA数字指令
  • 最高支持6.1版本的SD器件
  • 最高支持4.1版本的SDIO器件
  • 最高支持5.1版本的SD/eMMC器件
  • 支持SD SDR12、SDR25、SDR50、SDR104和DDR50
  • 支持eMMC传统高速SDR、高速DDR、HS200和HS400
  • 不支持UHS-II和UHS-III接口
DMA控制器
  • 两个控制器,每控制器四个通道
  • 最多支持48个外设握手接口
通信接口控制器 以太网MAC
  • 三个以太网MAC,支持10 Mbps100 Mbps1 Gbps2.5 Gbps,集成了DMA和TSN支持
  • 包括TSN端点功能性的以太网标准,符合:
    • IEEE 1588-2008高级时间戳:用于精确网络时钟同步的Precision Time Protocol (PTP)
    • IEEE 802.1AS-2011:时序和同步
    • IEEE 802.1Qav-2009:转发和排列对时间敏感的流数据
    • IEEE 802.1Qbv-2015:分时流量增强
    • IEEE 802.3br-2015和IEEE 802.1Qbu-2016: 占先(pre-emption)
    • IEEE 802.1Q: VLAN和堆栈VLAN支持
    • IEEE 802.1AS-2011:TSN的时序和同步
  • 以太网接口:
    • 通过HPS I/O支持10 Mbps100 Mbps1 Gbps数据速率的RGMII操作模式
    • 通过标准FPGA I/O支持10 Mbps100 Mbps1 Gbps数据速率的MII、RMII、GMII和RGMII操作模式(某些接口要求FPGA逻辑中有软核适配器)
    • 通过TDS I/O使用SGMII PCS软核IP来支持1 Gbps (1000BASE-X)或10 Mbps100 Mbps1 Gbps (SGMII)数据速率的SGMII操作模式
    • 通过FPGA I/O使用SGMII+ PCS软核IP和串行收发器接口支持10 Mbps100 Mbps1 Gbps2.5 Gbps数据速率的SGMII+操作模式
USB 2.0 OTG
  • 一个USB OTG控制器
  • 双角色器件(器件和主机功能)
    • 高速(480 Mbps)
    • 全速(12 Mbps)
    • 低速(1.5 Mbps)
    • 支持USB 1.1 (全速和低速)
  • 基于集成描述符的分散-聚集DMA
  • 支持外部ULPI PHY
  • 高达16个双向端点,包括控制端点
  • 高达16个主机通道
  • 支持通用根集线器
  • 可配置成USB OTG 1.3和USB OTG 2.0模式
USB 3.1 Gen1
  • 支持器件以及主机控制器模式
    • USB 3.1和USB 2.0接口都必须配置成器件或主机;不支持混合模式
  • 如果对USB 3.1 Gen1进行了配置并与收发器连接,那么支持最高达到5 Gbps
  • 如果对USB 2.0 Gen1进行了配置并与HPS I/O连接,那么支持最高达到480 Gbps
I2C
  • 五个I2C控制器,其中三个可以被Ethernet MAC用于MIO到外部PHY
  • 支持100 Kbps400 Kbps模式
  • 支持7位和10位寻址模式
  • 支持Master和Slave操作模式
I3C
  • 两个I3C控制器
    • 一个配置为主master
    • 一个配置为副master
  • 支持高达12.5 Mbps的FM、FM+和SDR数据速率
UART
  • 两个UART 16550兼容控制器
  • 高达115.2 kilobaud的可编程波特率
SPI-4
  • 四个SPI (两个master,两个slave)
  • 支持全双工和半双工
计时器
  • 四个通用计时器
  • 五个看门狗定时器
I/O
  • 48个HPS直接I/O允许HPS外设直连到I/O
  • 最多两个FPGA架构I/O bank可分配给HPS用于HPS DDR访问
与逻辑内核互连 HPS到FPGA桥接
  • 允许HPS总线主控(bus master)访问FPGA架构中的总线从控制(bus slave)
  • 可配置的32位、64位或者128位 AMBA* AXI数据接口支持高带宽HPS master事务传输到FPGA架构
  • 支持高达256千兆字节(GB)的地址空间
轻型HPS到FPGA桥接
  • 轻型32位 AMBA* AXI接口,适用于从HPS到FPGA架构中软核外设的低带宽寄存器访问
  • 支持高达512 MB的地址空间
FPGA–to–HPS桥接
  • 针对HPS外设和共享SDRAM的256位FPGA到HPS(FPGA–to–HPS)接口
  • 共享的SDRAM,可使用非相关(non-coherent)18 或者硬件支持的I/O相关的(coherent)事务进行访问
  • 支持ACE5-Lite高速缓存存储到DynamIQ Shared Unit的L3高速缓存或单个内核的L1高速缓存中。
FPGA–to–SDRAM桥接
  • 针对DDR I/O的64、128或者256位的FPGA到SDRAM接口
  • 仅支持非相关(non-coherent)18事务
18 对于非相关事务,请确保HPS和FPGA软逻辑不会干扰彼此的SDRAM空间。