F-Tile动态重配置套件 Intel® FPGA IP用户指南

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ID 711009
日期 6/21/2022
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1. 关于F-Tile动态重配置套件Intel FPGA IP Core 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器 7. F-Tile动态重配置套件 Intel® FPGA IP用户指南存档 8. F-Tile动态重配置套件Intel FPGA IP用户指南的文档修订历史
1. 关于F-Tile动态重配置套件Intel FPGA IP Core x
1.1. 功能 1.2. 设计考量 1.3. 器件系列支持 1.4. 资源使用 1.5. 发布信息
2. 接口概述 x
2.1. 时钟信号 2.2. 复位 2.3. Avalon® 存储器映射接口 2.4. 控制和状态接口
4. 使用IP Core进行设计 x
4.1. 生成动态重配置设计和配置文件(Configuration Profile) 4.2. 动态重配置QSF设置 4.3. 动态重配置规则 4.4. 硬件状态和配置文件(Configuration Profile) 4.5. 基于 Nios II® 的动态重配置流程 4.6. 使用Tile Assignment Editor 4.7. 可视化动态重新配置组布局 4.8. 分配IP_COLOCATE层次结构 4.9. 示例：使用Multirate IP的动态重配置流程 4.10. 示例：动态重配置编程排序 4.11. 确定配置文件编号(Determining Profile Numbers)
4.2. 动态重配置QSF设置 x
4.2.1. 使用QSF驱动的流程进行动态重配置
4.5. 基于 Nios II® 的动态重配置流程 x
4.5.1. 选择 Nios II® 数据存储器容量
4.6. 使用Tile Assignment Editor x
4.6.1. 创建.qsf Assignment 4.6.2. 生成IP_Colocate QSF Assignment
5. 模块描述 x
5.1. 时钟 5.2. 复位 5.3. 分裂性的堆栈时钟(Stack Clocking for Fracturability)
6. 配置寄存器 x
6.1. 动态重配置新触发器 6.2. 动态重配置Next Profile 0 6.3. 动态重配置Next Profile 1 6.4. 动态重配置Next Profile 2 6.5. 动态重配置Next Profile 3 6.6. 动态重配置Next Profile 4 6.7. 动态重配置Next Profile 5 6.8. 动态重配置Next Profile 6 6.9. 动态重配置Next Profile 7 6.10. 动态重配置Next Profile 8 6.11. 动态重配置Next Profile 9 6.12. 动态重配置Next Profile 10 6.13. 动态重配置Next Profile 11 6.14. 动态重配置Next Profile 12 6.15. 动态重配置Next Profile 13 6.16. 动态重配置Next Profile 14 6.17. 动态重配置Next Profile 15 6.18. 动态重配置Next Profile 16 6.19. 动态重配置Next Profile 17 6.20. 动态重配置Next Profile 18 6.21. 动态重配置Next Profile 19 6.22. 动态重配置Avalon MM Timeout 6.23. 动态重配置TX通道重配置 6.24. 动态重配置RX通道重配置 6.25. 在复位确认(Reset Acknowledgment)中通道重配置TX通道 6.26. 退出复位状态的通道重配置TX通道 6.27. 动态重配置TX通道复位控制初始化状态 6.28. 动态重配置TX通道源警报(TX Channel Source Alarm) 6.29. 复位确认(Reset Acknowledgment)中的动态重配置RX通道 6.30. 退出复位状态的动态重配置RX通道 6.31. 动态重配置RX通道复位控制初始化状态 6.32. 动态重配置RX通道源警报(RX Channel Source Alarm)
1. 关于F-Tile动态重配置套件Intel FPGA IP Core
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器
7. F-Tile动态重配置套件 Intel® FPGA IP用户指南存档
8. F-Tile动态重配置套件Intel FPGA IP用户指南的文档修订历史

4.6. 使用Tile Assignment Editor

若要创建包含离散IP的qsf assignment，您可以使用Tile Assignment Editor。打开Tile Assignment Editor的步骤：点击 Intel® Quartus® Prime Menu > Assignments > Tile Assignment Editor。

图 5. Tile Assignment Editor
Tile Assignment Editor由以下三个部分组成：
  • New DR Group
    创建新的Dynamic Reconfiguration组及其相关属性。这些相关属性是：
    • Group Name: 每个重配置组都必须有一个唯一的，用户选择的名称。
    • Group Type: Exclusive 表示该组只能自激活。Inclusive 表示该组可以被其他Dynamic Reconfiguration组激活。
    • Reconfiguration Controller: 提供了到Reconfiguration Controller IP的层次化路径。
    • Has Master Clock Channel: 选择Dynamic Reconfiguration组是否包含主时钟通道。
    • Building block instance name: 提供了与主时钟通道相关联的构建模块的名称。
    • Clock port: 提供了BB实例(主时钟通道)上的时钟端口的名称。
  • Grouped IP Instances
    显示了已分配给Dynamic Reconfiguration组的当前IP列表及其相关属性。这些IP按层次化顺序列出。您可以对每个IP选择以下相关属性:
    • Is startup instance: 使您能够决定Dynamic Reconfiguration组中的哪个IP在硬件或仿真的启动时是激活的。
  • Ungrouped IP Instances

    显示了可以定义Dynamic Reconfiguration组的当前IP列表。将这些IP添加到一个Dynamic Reconfiguration组中之后，这些IP会从从列表中消失。


本章节内容
创建.qsf Assignment
生成IP_Colocate QSF Assignment

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