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4.1. 生成动态重配置设计和配置文件(Configuration Profile)
4.2. 动态重配置QSF设置
4.3. 动态重配置规则
4.4. 硬件状态和配置文件(Configuration Profile)
4.5. 基于 Nios II® 的动态重配置流程
4.6. 使用Tile Assignment Editor
4.7. 可视化动态重新配置组布局
4.8. 分配IP_COLOCATE层次结构
4.9. 示例:使用Multirate IP的动态重配置流程
4.10. 示例:动态重配置编程排序
4.11. 确定配置文件编号(Determining Profile Numbers)
6.1. 动态重配置新触发器
6.2. 动态重配置Next Profile 0
6.3. 动态重配置Next Profile 1
6.4. 动态重配置Next Profile 2
6.5. 动态重配置Next Profile 3
6.6. 动态重配置Next Profile 4
6.7. 动态重配置Next Profile 5
6.8. 动态重配置Next Profile 6
6.9. 动态重配置Next Profile 7
6.10. 动态重配置Next Profile 8
6.11. 动态重配置Next Profile 9
6.12. 动态重配置Next Profile 10
6.13. 动态重配置Next Profile 11
6.14. 动态重配置Next Profile 12
6.15. 动态重配置Next Profile 13
6.16. 动态重配置Next Profile 14
6.17. 动态重配置Next Profile 15
6.18. 动态重配置Next Profile 16
6.19. 动态重配置Next Profile 17
6.20. 动态重配置Next Profile 18
6.21. 动态重配置Next Profile 19
6.22. 动态重配置Avalon MM Timeout
6.23. 动态重配置TX通道重配置
6.24. 动态重配置RX通道重配置
6.25. 在复位确认(Reset Acknowledgment)中通道重配置TX通道
6.26. 退出复位状态的通道重配置TX通道
6.27. 动态重配置TX通道复位控制初始化状态
6.28. 动态重配置TX通道源警报(TX Channel Source Alarm)
6.29. 复位确认(Reset Acknowledgment)中的动态重配置RX通道
6.30. 退出复位状态的动态重配置RX通道
6.31. 动态重配置RX通道复位控制初始化状态
6.32. 动态重配置RX通道源警报(RX Channel Source Alarm)
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5.2. 复位
这一部分对F-Tile动态重配置套件Intel FPGA IP复位域作了介绍。
该IP提供多个复位域:
- Reset Domain #1:动态重配置多路复用器(DR Mux),动态重配置控制状态寄存器(DR CSR), Avalon存储器映射接口仲裁器(AVMM仲裁器)和软核CPU位于同一复位域中。即使相应的DR端口或者EMIB通道正在作为DR进程的一部分进行复位,这也能够使IP保留相关信息(context),例如,DR端口映射到复位状态中的EMIB通道。
上电后,您必须置位并置低此复位域一次。之后,请不要再次将此域置于复位状态。 只有在释放此复位域之后才能执行动态重配置。
当此域处于复位状态时,动态重配置组中的协议IP的复位域必须保持在置位状态。
- Port-Based Reset Domain:每个DR端口都有一个专用的复位管脚。类似于对应的控制和数据管脚,这些管脚然后会被复用。
图 23. F-Tile动态重配置套件Intel FPGA IP复位
您必须在其他任何软核IP之前将F-Tile动态重配置套件Intel FPGA IP从复位状态释放。