F-Tile动态重配置套件 Intel® FPGA IP用户指南

ID 711009
日期 6/21/2022
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文档目录

5.1. 时钟

本小节将介绍F-Tile动态重配置套件Intel FPGA IP时钟域。

F-Tile动态重配置套件Intel FPGA IP和对应的软核CPU子系统在自由运行的系统时钟上运行。该系统时钟独立于收发器时钟。动态地改变收发器参考时钟不会影响F-Tile动态重配置套件Intel FPGA IP和软核CPU。

该IP由3个时钟域组成,在下图中由不同的颜色表示。该IP内的时钟域交叉是内部同步的。
  • Clock Domain #1: 动态重配置端口
  • Clock Domain #2: Avalon存储器映射接口仲裁器(AVMM仲裁器)和动态重配置(DR) CSR
  • Clock Domain #3: 包含 Nios II® 内核的软核CPU
图 22.  F-Tile动态重配置套件Intel FPGA IP时钟