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4.1. 生成动态重配置设计和配置文件(Configuration Profile)
4.2. 动态重配置QSF设置
4.3. 动态重配置规则
4.4. 硬件状态和配置文件(Configuration Profile)
4.5. 基于 Nios II® 的动态重配置流程
4.6. 使用Tile Assignment Editor
4.7. 可视化动态重新配置组布局
4.8. 分配IP_COLOCATE层次结构
4.9. 示例:使用Multirate IP的动态重配置流程
4.10. 示例:动态重配置编程排序
4.11. 确定配置文件编号(Determining Profile Numbers)
6.1. 动态重配置新触发器
6.2. 动态重配置Next Profile 0
6.3. 动态重配置Next Profile 1
6.4. 动态重配置Next Profile 2
6.5. 动态重配置Next Profile 3
6.6. 动态重配置Next Profile 4
6.7. 动态重配置Next Profile 5
6.8. 动态重配置Next Profile 6
6.9. 动态重配置Next Profile 7
6.10. 动态重配置Next Profile 8
6.11. 动态重配置Next Profile 9
6.12. 动态重配置Next Profile 10
6.13. 动态重配置Next Profile 11
6.14. 动态重配置Next Profile 12
6.15. 动态重配置Next Profile 13
6.16. 动态重配置Next Profile 14
6.17. 动态重配置Next Profile 15
6.18. 动态重配置Next Profile 16
6.19. 动态重配置Next Profile 17
6.20. 动态重配置Next Profile 18
6.21. 动态重配置Next Profile 19
6.22. 动态重配置Avalon MM Timeout
6.23. 动态重配置TX通道重配置
6.24. 动态重配置RX通道重配置
6.25. 在复位确认(Reset Acknowledgment)中通道重配置TX通道
6.26. 退出复位状态的通道重配置TX通道
6.27. 动态重配置TX通道复位控制初始化状态
6.28. 动态重配置TX通道源警报(TX Channel Source Alarm)
6.29. 复位确认(Reset Acknowledgment)中的动态重配置RX通道
6.30. 退出复位状态的动态重配置RX通道
6.31. 动态重配置RX通道复位控制初始化状态
6.32. 动态重配置RX通道源警报(RX Channel Source Alarm)
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5.1. 时钟
本小节将介绍F-Tile动态重配置套件Intel FPGA IP时钟域。
F-Tile动态重配置套件Intel FPGA IP和对应的软核CPU子系统在自由运行的系统时钟上运行。该系统时钟独立于收发器时钟。动态地改变收发器参考时钟不会影响F-Tile动态重配置套件Intel FPGA IP和软核CPU。
该IP由3个时钟域组成,在下图中由不同的颜色表示。该IP内的时钟域交叉是内部同步的。
- Clock Domain #1: 动态重配置端口
- Clock Domain #2: Avalon存储器映射接口仲裁器(AVMM仲裁器)和动态重配置(DR) CSR
- Clock Domain #3: 包含 Nios II® 内核的软核CPU
图 22. F-Tile动态重配置套件Intel FPGA IP时钟