F-Tile动态重配置套件 Intel® FPGA IP用户指南

下载 PDF
ID 711009
日期 6/21/2022
Public
文档目录
文档目录 x
1. 关于F-Tile动态重配置套件Intel FPGA IP Core 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器 7. F-Tile动态重配置套件 Intel® FPGA IP用户指南存档 8. F-Tile动态重配置套件Intel FPGA IP用户指南的文档修订历史
1. 关于F-Tile动态重配置套件Intel FPGA IP Core x
1.1. 功能 1.2. 设计考量 1.3. 器件系列支持 1.4. 资源使用 1.5. 发布信息
2. 接口概述 x
2.1. 时钟信号 2.2. 复位 2.3. Avalon® 存储器映射接口 2.4. 控制和状态接口
4. 使用IP Core进行设计 x
4.1. 生成动态重配置设计和配置文件(Configuration Profile) 4.2. 动态重配置QSF设置 4.3. 动态重配置规则 4.4. 硬件状态和配置文件(Configuration Profile) 4.5. 基于 Nios II® 的动态重配置流程 4.6. 使用Tile Assignment Editor 4.7. 可视化动态重新配置组布局 4.8. 分配IP_COLOCATE层次结构 4.9. 示例：使用Multirate IP的动态重配置流程 4.10. 示例：动态重配置编程排序 4.11. 确定配置文件编号(Determining Profile Numbers)
4.2. 动态重配置QSF设置 x
4.2.1. 使用QSF驱动的流程进行动态重配置
4.5. 基于 Nios II® 的动态重配置流程 x
4.5.1. 选择 Nios II® 数据存储器容量
4.6. 使用Tile Assignment Editor x
4.6.1. 创建.qsf Assignment 4.6.2. 生成IP_Colocate QSF Assignment
5. 模块描述 x
5.1. 时钟 5.2. 复位 5.3. 分裂性的堆栈时钟(Stack Clocking for Fracturability)
6. 配置寄存器 x
6.1. 动态重配置新触发器 6.2. 动态重配置Next Profile 0 6.3. 动态重配置Next Profile 1 6.4. 动态重配置Next Profile 2 6.5. 动态重配置Next Profile 3 6.6. 动态重配置Next Profile 4 6.7. 动态重配置Next Profile 5 6.8. 动态重配置Next Profile 6 6.9. 动态重配置Next Profile 7 6.10. 动态重配置Next Profile 8 6.11. 动态重配置Next Profile 9 6.12. 动态重配置Next Profile 10 6.13. 动态重配置Next Profile 11 6.14. 动态重配置Next Profile 12 6.15. 动态重配置Next Profile 13 6.16. 动态重配置Next Profile 14 6.17. 动态重配置Next Profile 15 6.18. 动态重配置Next Profile 16 6.19. 动态重配置Next Profile 17 6.20. 动态重配置Next Profile 18 6.21. 动态重配置Next Profile 19 6.22. 动态重配置Avalon MM Timeout 6.23. 动态重配置TX通道重配置 6.24. 动态重配置RX通道重配置 6.25. 在复位确认(Reset Acknowledgment)中通道重配置TX通道 6.26. 退出复位状态的通道重配置TX通道 6.27. 动态重配置TX通道复位控制初始化状态 6.28. 动态重配置TX通道源警报(TX Channel Source Alarm) 6.29. 复位确认(Reset Acknowledgment)中的动态重配置RX通道 6.30. 退出复位状态的动态重配置RX通道 6.31. 动态重配置RX通道复位控制初始化状态 6.32. 动态重配置RX通道源警报(RX Channel Source Alarm)
1. 关于F-Tile动态重配置套件Intel FPGA IP Core
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器
7. F-Tile动态重配置套件 Intel® FPGA IP用户指南存档
8. F-Tile动态重配置套件Intel FPGA IP用户指南的文档修订历史

4.1. 生成动态重配置设计和配置文件(Configuration Profile)

您可以通过相应的图形用户接口(GUI)设置来配置Dynamic Reconfiguration IP以及相应的协议IP。根据IP设置，设计中的RTL连接和所需的QSF设置， Intel® Quartus® Prime软件生成所需的编程文件集。所生成的编程文件集包括连接信息和MIF文件。
请按照以下步骤生成一个动态重配置设计：
  1. 创建一个 Intel® Quartus® Prime工程。
  2. 在 Intel® Quartus® Prime IP Catalog中找到所需的协议IP。
  3. 使用目标设置来配置协议IP实例。
  4. 生成协议IP。
  5. 如果您的设计需要多个协议IP，那么需要为每个协议IP重复执行步骤2到4。
  6. 在IP Catalog中找到 F-Tile动态重配置套件Intel FPGA IP (Dynamic Reconfiguration IP)。
  7. 使用目标设置来配置Dynamic Reconfiguration IP实例。
  8. 生成Dynamic Reconfiguration IP。
  9. 在您的RTL中例化协议IP(s)和一个Dynamic Reconfiguration IP。关于RTL连接示例，请参考根据F-Tile Dynamic Reconfiguration Design Example User Guide生成的设计示例。
    注： 每个F-tile仅支持一个Dynamic Reconfiguration IP实例。
  10. 输入动态重配置IP特定的.qsf设置，例如：重配置组等等。关于更多信息，请参考动态重配置QSF设置。
  11. 您的工程编译之后， Intel® Quartus® Prime软件生成一个新的顶层工程文件和设计所需的其他附属文件，包括一个包含delta编程序列的MIF文件。
图 2. 动态重配置设计生成流程
下图显示了一个动态重配置设计的RTL连接：
图 3. 动态重配置设计中的RTL连接
二级标题