7.1. Altera Soft LVDS参数设置(Parameter Settings)

MAX 10高速LVDS I/O用户指南

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日期 2/21/2017

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7.1. Altera Soft LVDS参数设置(Parameter Settings)

有四组选项：General、PLL Settings、Receiver Settings和Transmitter Settings。

表 11. Altera Soft LVDS参数 - General
参数	条件	所允许的值	说明
Power Supply Mode	—	双电源单电源	指定采用的器件是单或双电源器件。
Functional mode	—	RX TX	对Altera Soft LVDS IP内核指定功能模式： RX—指定IP是LVDS接收器。 TX—指定IP是LVDS发送器。
Number of channels	—	1–18	指定LVDS通道数。
SERDES factor	—	1, 2, 4, 5, 6, 7, 8, 9, 10	指定每个通道的比特数。

表 12. Altera Soft LVDS参数 - PLL Settings
参数	条件	所允许的值	说明
Use external PLL	不适用于x1和x2模式。	On Off	指定Altera Soft LVDS IP内核是否生成一个PLL或者连接到用户指定的PLL。
Data rate	—	请参考器件数据表。	指定PLL的数据速率输出。PLL的乘积值是OUTPUT_DATA_RATE/INCLOCK_PERIOD。
Inclock frequency	—	取决于Data rate。	通过MHz对PLL指定输入的时钟频率。
Enable rx_locked port	General, Functional mode = RX Use external PLL = Off	On Off	如果打开，就使能`rx_locked`端口。
Enable tx_locked port	General, Functional mode = TX Use external PLL = Off	On Off	如果打开，就使能`tx_locked`端口。
Enable pll_areset port	始终打开	On Off	如果打开，就使能internal PLL模式中的`pll_areset`端口。在external PLL模式中，`pll_areset`端口始终是使能的。
Enable tx_data_reset port	General, Functional mode = TX Use external PLL = On	On Off	如果打开，就使能`tx_data_reset`端口。
Enable rx_data_reset port	General, Functional mode = RX Use external PLL = On	On Off	如果打开，就使能`rx_data_reset`端口。
Use common PLL(s) for receivers and transmitters	Use external PLL = Off	On Off	On—指定编译器对LVDS接收器和发送器使用相同的PLL。 Off—指定编译器对LVDS接收器和发送器使用不同的PLL。如果使用相同的输入时钟源、解串因子、`pll_areset`源以及数据速率，那么可以使用共享PLL。
Enable self-reset on loss lock in PLL	Use external PLL = Off	On Off	如果打开，那么PLL在失锁时复位。
Desired transmitter inclock phase shift	General, Functional mode = TX Use external PLL = Off	取决于Data rate。	对发送器指定由PLL使用的相移参数。
Desired receiver inclock phase shift	General, Functional mode = RX Use external PLL = Off	取决于Data rate。	对接收器指定由PLL使用的相移参数。

表 13. Altera Soft LVDS参数 - Receiver Settings
参数	条件	所允许的值	说明
Enable bitslip mode	General, Functional mode = RX	On Off	如果打开，就使能`rx_data_align`端口。
Enable independent bitslip controls for each channel	General, Functional mode = RX	On Off	如果打开，就使能`rx_channel_data_align`端口。 `rx_channel_data_align`是边沿敏感的bit slip控制信号：该信号上的每个上升沿会导致数据重对齐电路对字边界移一个位。最小脉冲宽度要求是一个并行时钟周期。
Enable rx_data_align_reset port	General, Functional mode = RX Enable bitslip mode = On Enable independent bitslip controls for each channel = Off	On Off	如果打开，就使能`rx_data_align_reset`端口。
Add extra register for rx_data_align port	General, Functional mode = RX Enable bitslip mode = On	On Off	如果打开，就寄存`rx_data_align`端口。如果关闭这一选项，就必须在驱动接收器的逻辑中预寄存`rx_data_align[]`端口。
Bitslip rollover value	General, Functional mode = RX Enable bitslip mode = On	1–11	在电路恢复串行数据延迟为0之前指定脉冲的数量。
Use RAM buffer	—	On Off	如果打开，Altera Soft LVDS IP内核在嵌入式存储器模块中实现输出同步缓冲器。使用这个实现选项比Use a multiplexer and synchronization register选项使用更多的逻辑资源，但是形成正确的字对齐。
Use a multiplexer and synchronization register	—	On Off	如果打开，Altera Soft LVDS IP内核对输出同步器实现一个多路复用器，而不是缓冲器。
Use logic element based RAM	—	On Off	如果打开，Altera Soft LVDS IP内核在逻辑单元中实现输出同步缓冲器。使用这个实现选项比Use a multiplexer and synchronization register选项使用更多的逻辑资源，但是形成正确的字对齐。
Register outputs	General, Functional mode = RX	On Off	如果打开，就寄存`rx_out []`端口。如果关闭这一选项，就必须在驱动接收器的逻辑中预寄存`rx_out[]`端口。

表 14. Altera Soft LVDS参数 - Transmitter Settings
参数	条件	所允许的值	说明
Enable 'tx_outclock' output port	General, Functional mode = TX PLL Settings, Use external PLL = Off	On Off	如果打开，就使能`tx_outclock`端口。每个`tx_outclock`信号通过移位寄存器逻辑，除了下面的参数配置：当`outclock_divide_by` 信号 = 1时当`outclock_divide_by`信号等于`deserialization_factor`信号(仅奇数因子)以及`outclock_duty_cycle`信号为50时
Tx_outclock division factor	General, Functional mode = TX PLL Settings, Use external PLL = Off Enable 'tx_outclock' output port = On	取决于 SERDES factor.	指定`tx_outclock`信号的频率等于发送器输出数据速率除以所选的分频因子。
Outclock duty cycle	General, Functional mode = TX PLL Settings, Use external PLL = Off Enable 'tx_outclock' output port = On	取决于 SERDES factor和Tx_outclock division factor.	指定外部时钟时序约束。
Desired transmitter outclock phase shift	General, Functional mode = TX PLL Settings, Use external PLL = Off Enable 'tx_outclock' output port = On	取决于Data rate。	指定输出时钟相对于输入时钟的相移。
Register 'tx_in' input port	General, Functional mode = TX	On Off	如果打开，就寄存`tx_in []`端口。如果关闭这一选项，就必须在驱动发送器的逻辑中预寄存`tx_in[]`端口。
Clock resource	General, Functional mode = TX Register 'tx_in' input port = On	tx_inclock tx_coreclock	指定寄存`tx_in`输入端口的时钟资源。
Enable 'tx_coreclock' output port	General, Functional mode = TX	On Off	如果打开，就使能`tx_coreclock`输出端口。
Clock source for 'tx_coreclock'	General, Functional mode = TX Enable 'tx_coreclock' output port = On	Auto selection Global clock Regional clock Dual-Regional clock	指定驱动`tx_coreclock`输出端口的时钟资源。