MAX 10高速LVDS I/O用户指南

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ID 683760
日期 2/21/2017
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1. MAX® 10高速LVDS I/O设计概述 2. MAX® 10高速LVDS体系结构和功能 3. MAX® 10 LVDS发送器设计 4. MAX® 10 LVDS接收器设计 5. MAX® 10 LVDS发送器和接收器设计 6. MAX® 10高速LVDS板级设计考量 7. Altera Soft LVDS IP内核参考 A. MAX 10高速LVDS I/O用户指南存档 B. MAX 10高速LVDS I/O用户指南的文件修订历史
1. MAX® 10高速LVDS I/O设计概述 x
1.1. Altera Soft LVDS实现概述
2. MAX® 10高速LVDS体系结构和功能 x
2.1. MAX® 10 LVDS通道支持 2.2. MAX® 10支持的LVDS SERDES I/O标准 2.3. MAX® 10高速LVDS电路 2.4. MAX® 10高速LVDS I/O位置 2.5. 低速区域中的差分I/O管脚
3. MAX® 10 LVDS发送器设计 x
3.1. 高速I/O发送器电路 3.2. LVDS发送器可编程I/O功能 3.3. LVDS发送器I/O匹配方案 3.4. LVDS发送器FPGA设计实现 3.5. LVDS发送器调试和故障排除
3.2. LVDS发送器可编程I/O功能 x
3.2.1. 可编程预加重 3.2.2. 可编程差分输出电压
3.3. LVDS发送器I/O匹配方案 x
3.3.1. 伪LVDS外部匹配 3.3.2. Sub-LVDS发送器外部匹配 3.3.3. SLVS发送器外部匹配 3.3.4. 伪RSDS、伪Mini-LVDS和伪PPDS发送器外部匹配
3.4. LVDS发送器FPGA设计实现 x
3.4.1. 发送器模式中的Altera Soft LVDS IP内核 3.4.2. 高速I/O时序裕量 3.4.3. 指南：LVDS发送器通道布局 3.4.4. 指南：LVDS通道PLL布局 3.4.5. 指南：LVDS发送器逻辑布局 3.4.6. 指南：使能E144封装的LVDS预加重
3.4.1. 发送器模式中的Altera Soft LVDS IP内核 x
3.4.1.1. Altera Soft LVDS IP内核的PLL源选择 3.4.1.2. 指南：LVDS TX接口使用External PLL 3.4.1.3. 初始化Altera Soft LVDS IP内核
3.4.1.1. Altera Soft LVDS IP内核的PLL源选择 x
3.4.1.1.1. 例化Internal PLL配置的Altera Soft LVDS IP内核 3.4.1.1.2. 例化External PLL配置的Altera Soft LVDS IP内核
3.4.1.2. 指南：LVDS TX接口使用External PLL x
3.4.1.2.1. ALTPLL与Altera Soft LVDS发送器接口信号 3.4.1.2.2. 确定Altera Soft LVDS发送器的外部PLL时钟参数
3.4.2. 高速I/O时序裕量 x
3.4.2.1. 发送器通道至通道偏移
3.5. LVDS发送器调试和故障排除 x
3.5.1. 硬件调试之前执行RTL仿真 3.5.2. Geometry-Based和Physics-Based I/O规则
4. MAX® 10 LVDS接收器设计 x
4.1. 高速I/O接收器电路 4.2. LVDS接收器I/O匹配方案 4.3. LVDS接收器FPGA设计实现 4.4. LVDS接收器调试和故障排除
4.1. 高速I/O接收器电路 x
4.1.1. 软核解串器 4.1.2. 数据重对齐模块(Bit Slip)
4.2. LVDS接收器I/O匹配方案 x
4.2.1. LVDS、Mini-LVDS和RSDS接收器外部匹配 4.2.2. SLVS接收器外部匹配 4.2.3. Sub-LVDS接收器的外部匹配 4.2.4. TMDS接收器的外部匹配 4.2.5. HiSpi接收器的外部匹配 4.2.6. LVPEC外部匹配
4.3. LVDS接收器FPGA设计实现 x
4.3.1. 接收器模式中的Altera Soft LVDS IP内核 4.3.2. 高速I/O时序裕量 4.3.3. 指南：悬空的LVDS输入管脚 4.3.4. 指南：LVDS接收器通道布局 4.3.5. 指南：LVDS通道PLL布局 4.3.6. 指南：LVDS接收器逻辑布局 4.3.7. 指南：LVDS接收器时序约束
4.3.1. 接收器模式中的Altera Soft LVDS IP内核 x
4.3.1.1. Altera Soft LVDS IP内核的PLL源选择 4.3.1.2. 指南：使用External PLL的LVDS RX接口 4.3.1.3. 初始化Altera Soft LVDS IP内核
4.3.1.1. Altera Soft LVDS IP内核的PLL源选择 x
4.3.1.1.1. 通过Internal PLL例化Altera Soft LVDS IP内核 4.3.1.1.2. 例化External PLL配置的Altera Soft LVDS IP内核
4.3.1.2. 指南：使用External PLL的LVDS RX接口 x
4.3.1.2.1. ALTPLL信号接口与Altera Soft LVDS接收器 4.3.1.2.2. 确定Altera Soft LVDS接收器的外部PLL时钟参数
4.3.2. 高速I/O时序裕量 x
4.3.2.1. 接收器输入偏移裕量
4.3.2.1. 接收器输入偏移裕量 x
4.3.2.1.1. RSKM方程 4.3.2.1.2. LVDS接收器的RSKM报告 4.3.2.1.3. 通过TimeQuest时序分析器将Input Delay分配给LVDS Receiver 4.3.2.1.4. 实例：RSKM计算
4.4. LVDS接收器调试和故障排除 x
4.4.1. 硬件调试之前执行RTL仿真 4.4.2. Geometry-Based和Physics-Based I/O规则
5. MAX® 10 LVDS发送器和接收器设计 x
5.1. 发送器 – 接收器接口 5.2. LVDS发送器和接收器FPGA设计实现 5.3. LVDS发送器和接收器调试和故障排除
5.2. LVDS发送器和接收器FPGA设计实现 x
5.2.1. LVDS发送器和接收器PLL共享实现 5.2.2. 初始化Altera Soft LVDS IP内核
5.3. LVDS发送器和接收器调试和故障排除 x
5.3.1. 硬件调试之前执行RTL仿真 5.3.2. Geometry-Based和Physics-Based I/O规则
6. MAX® 10高速LVDS板级设计考量 x
6.1. 指南：提高信号质量 6.2. 指南：控制通道至通道偏移 6.3. 指南：确定电路板设计约束 6.4. 指南：执行板级仿真
7. Altera Soft LVDS IP内核参考 x
7.1. Altera Soft LVDS参数设置(Parameter Settings) 7.2. Altera Soft LVDS接口信号
1. MAX® 10高速LVDS I/O设计概述
2. MAX® 10高速LVDS体系结构和功能
3. MAX® 10 LVDS发送器设计
4. MAX® 10 LVDS接收器设计
5. MAX® 10 LVDS发送器和接收器设计
6. MAX® 10高速LVDS板级设计考量
7. Altera Soft LVDS IP内核参考
A. MAX 10高速LVDS I/O用户指南存档
B. MAX 10高速LVDS I/O用户指南的文件修订历史

2.1. MAX® 10 LVDS通道支持

LVDS通道的可用性根据 MAX® 10器件的不同而不同。 MAX® 10器件中的全部I/O bank支持真LVDS输入缓冲器和伪LVDS输出缓冲器。不过。仅底部I/O bank支持LVDS输出缓冲器。
表 2.   MAX® 10器件中的LVDS缓冲器 该表列出了器件每侧上的I/O bank支持的LVDS缓冲器。
产品系列 封装 在器件中的位置 真LVDS对 伪LVDS对
TX RX  
10M02 V36 顶端 0 1 1
右侧 0 3 3
左侧 0 3 3
底部 3 3 3
M153 顶端 0 12 12
右侧 0 12 12
左侧 0 12 12
底部 9 13 13
U169 顶端 0 12 12
右侧 0 17 17
左侧 0 15 15
底部 9 14 14
U324 顶端 0 13 13
右侧 0 24 24
左侧 0 20 20
底部 9 16 16
E144 顶端 0 10 10
右侧 0 12 12
左侧 0 11 11
底部 7 12 12
10M04 M153 顶端 0 12 12
右侧 0 12 12
左侧 0 12 12
底部 9 13 13
U169 顶端 0 12 12
右侧 0 17 17
左侧 0 15 15
底部 9 14 14
U324 顶端 0 27 27
右侧 0 31 31
左侧 0 28 28
底部 15 28 28
F256 顶端 0 19 19
右侧 0 22 22
左侧 0 19 19
底部 13 20 20
E144 顶端 0 8 8
右侧 0 12 12
左侧 0 11 11
底部 10 10 10
10M08 V81 顶端 0 5 5
右侧 0 7 7
左侧 0 6 6
底部 7 7 7
M153 顶端 0 12 12
右侧 0 12 12
左侧 0 12 12
底部 9 13 13
U169 顶端 0 12 12
右侧 0 17 17
左侧 0 15 15
底部 9 14 14
U324 顶端 0 27 27
右侧 0 31 31
左侧 0 28 28
底部 15 28 28
F256 顶端 0 19 19
右侧 0 22 22
左侧 0 19 19
底部 13 20 20
E144 顶端 0 8 8
右侧 0 12 12
左侧 0 11 11
底部 10 10 10
F484 顶端 0 27 27
右侧 0 33 33
左侧 0 28 28
底部 15 28 28
10M16 U169 顶端 0 12 12
右侧 0 17 17
左侧 0 15 15
底部 9 14 14
U324 顶端 0 27 27
右侧 0 31 31
左侧 0 28 28
底部 15 28 28
F256 顶端 0 19 19
右侧 0 22 22
左侧 0 19 19
底部 13 20 20
E144 顶端 0 8 8
右侧 0 12 12
左侧 0 11 11
底部 10 10 10
F484 顶端 0 39 39
右侧 0 38 38
左侧 0 32 32
底部 22 42 42
10M25 F256 顶端 0 19 19
右侧 0 22 22
左侧 0 19 19
底部 13 20 20
E144 顶端 0 8 8
右侧 0 12 12
左侧 0 11 11
底部 10 10 10
F484 顶端 0 41 41
右侧 0 48 48
左侧 0 36 36
底部 24 46 46
10M40 F256 顶端 0 19 19
右侧 0 22 22
左侧 0 19 19
底部 13 20 20
E144 顶端 0 9 9
右侧 0 12 12
左侧 0 11 11
底部 10 10 10
F484 顶端 0 41 41
右侧 0 48 48
左侧 0 36 36
底部 24 46 46
F672 顶端 0 53 53
右侧 0 70 70
左侧 0 60 60
底部 30 58 58
10M50 F256 顶端 0 19 19
右侧 0 22 22
左侧 0 19 19
底部 13 20 20
E144 顶端 0 9 9
右侧 0 12 12
左侧 0 11 11
底部 10 10 10
F484 顶端 0 41 41
右侧 0 48 48
左侧 0 36 36
底部 24 46 46
F672 顶端 0 53 53
右侧 0 70 70
左侧 0 60 60
底部 30 58 58
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