MAX 10高速LVDS I/O用户指南

下载 PDF
ID 683760
日期 2/21/2017
Public
文档目录
文档目录 x
1. MAX® 10高速LVDS I/O设计概述 2. MAX® 10高速LVDS体系结构和功能 3. MAX® 10 LVDS发送器设计 4. MAX® 10 LVDS接收器设计 5. MAX® 10 LVDS发送器和接收器设计 6. MAX® 10高速LVDS板级设计考量 7. Altera Soft LVDS IP内核参考 A. MAX 10高速LVDS I/O用户指南存档 B. MAX 10高速LVDS I/O用户指南的文件修订历史
1. MAX® 10高速LVDS I/O设计概述 x
1.1. Altera Soft LVDS实现概述
2. MAX® 10高速LVDS体系结构和功能 x
2.1. MAX® 10 LVDS通道支持 2.2. MAX® 10支持的LVDS SERDES I/O标准 2.3. MAX® 10高速LVDS电路 2.4. MAX® 10高速LVDS I/O位置 2.5. 低速区域中的差分I/O管脚
3. MAX® 10 LVDS发送器设计 x
3.1. 高速I/O发送器电路 3.2. LVDS发送器可编程I/O功能 3.3. LVDS发送器I/O匹配方案 3.4. LVDS发送器FPGA设计实现 3.5. LVDS发送器调试和故障排除
3.2. LVDS发送器可编程I/O功能 x
3.2.1. 可编程预加重 3.2.2. 可编程差分输出电压
3.3. LVDS发送器I/O匹配方案 x
3.3.1. 伪LVDS外部匹配 3.3.2. Sub-LVDS发送器外部匹配 3.3.3. SLVS发送器外部匹配 3.3.4. 伪RSDS、伪Mini-LVDS和伪PPDS发送器外部匹配
3.4. LVDS发送器FPGA设计实现 x
3.4.1. 发送器模式中的Altera Soft LVDS IP内核 3.4.2. 高速I/O时序裕量 3.4.3. 指南：LVDS发送器通道布局 3.4.4. 指南：LVDS通道PLL布局 3.4.5. 指南：LVDS发送器逻辑布局 3.4.6. 指南：使能E144封装的LVDS预加重
3.4.1. 发送器模式中的Altera Soft LVDS IP内核 x
3.4.1.1. Altera Soft LVDS IP内核的PLL源选择 3.4.1.2. 指南：LVDS TX接口使用External PLL 3.4.1.3. 初始化Altera Soft LVDS IP内核
3.4.1.1. Altera Soft LVDS IP内核的PLL源选择 x
3.4.1.1.1. 例化Internal PLL配置的Altera Soft LVDS IP内核 3.4.1.1.2. 例化External PLL配置的Altera Soft LVDS IP内核
3.4.1.2. 指南：LVDS TX接口使用External PLL x
3.4.1.2.1. ALTPLL与Altera Soft LVDS发送器接口信号 3.4.1.2.2. 确定Altera Soft LVDS发送器的外部PLL时钟参数
3.4.2. 高速I/O时序裕量 x
3.4.2.1. 发送器通道至通道偏移
3.5. LVDS发送器调试和故障排除 x
3.5.1. 硬件调试之前执行RTL仿真 3.5.2. Geometry-Based和Physics-Based I/O规则
4. MAX® 10 LVDS接收器设计 x
4.1. 高速I/O接收器电路 4.2. LVDS接收器I/O匹配方案 4.3. LVDS接收器FPGA设计实现 4.4. LVDS接收器调试和故障排除
4.1. 高速I/O接收器电路 x
4.1.1. 软核解串器 4.1.2. 数据重对齐模块(Bit Slip)
4.2. LVDS接收器I/O匹配方案 x
4.2.1. LVDS、Mini-LVDS和RSDS接收器外部匹配 4.2.2. SLVS接收器外部匹配 4.2.3. Sub-LVDS接收器的外部匹配 4.2.4. TMDS接收器的外部匹配 4.2.5. HiSpi接收器的外部匹配 4.2.6. LVPEC外部匹配
4.3. LVDS接收器FPGA设计实现 x
4.3.1. 接收器模式中的Altera Soft LVDS IP内核 4.3.2. 高速I/O时序裕量 4.3.3. 指南：悬空的LVDS输入管脚 4.3.4. 指南：LVDS接收器通道布局 4.3.5. 指南：LVDS通道PLL布局 4.3.6. 指南：LVDS接收器逻辑布局 4.3.7. 指南：LVDS接收器时序约束
4.3.1. 接收器模式中的Altera Soft LVDS IP内核 x
4.3.1.1. Altera Soft LVDS IP内核的PLL源选择 4.3.1.2. 指南：使用External PLL的LVDS RX接口 4.3.1.3. 初始化Altera Soft LVDS IP内核
4.3.1.1. Altera Soft LVDS IP内核的PLL源选择 x
4.3.1.1.1. 通过Internal PLL例化Altera Soft LVDS IP内核 4.3.1.1.2. 例化External PLL配置的Altera Soft LVDS IP内核
4.3.1.2. 指南：使用External PLL的LVDS RX接口 x
4.3.1.2.1. ALTPLL信号接口与Altera Soft LVDS接收器 4.3.1.2.2. 确定Altera Soft LVDS接收器的外部PLL时钟参数
4.3.2. 高速I/O时序裕量 x
4.3.2.1. 接收器输入偏移裕量
4.3.2.1. 接收器输入偏移裕量 x
4.3.2.1.1. RSKM方程 4.3.2.1.2. LVDS接收器的RSKM报告 4.3.2.1.3. 通过TimeQuest时序分析器将Input Delay分配给LVDS Receiver 4.3.2.1.4. 实例：RSKM计算
4.4. LVDS接收器调试和故障排除 x
4.4.1. 硬件调试之前执行RTL仿真 4.4.2. Geometry-Based和Physics-Based I/O规则
5. MAX® 10 LVDS发送器和接收器设计 x
5.1. 发送器 – 接收器接口 5.2. LVDS发送器和接收器FPGA设计实现 5.3. LVDS发送器和接收器调试和故障排除
5.2. LVDS发送器和接收器FPGA设计实现 x
5.2.1. LVDS发送器和接收器PLL共享实现 5.2.2. 初始化Altera Soft LVDS IP内核
5.3. LVDS发送器和接收器调试和故障排除 x
5.3.1. 硬件调试之前执行RTL仿真 5.3.2. Geometry-Based和Physics-Based I/O规则
6. MAX® 10高速LVDS板级设计考量 x
6.1. 指南：提高信号质量 6.2. 指南：控制通道至通道偏移 6.3. 指南：确定电路板设计约束 6.4. 指南：执行板级仿真
7. Altera Soft LVDS IP内核参考 x
7.1. Altera Soft LVDS参数设置(Parameter Settings) 7.2. Altera Soft LVDS接口信号
1. MAX® 10高速LVDS I/O设计概述
2. MAX® 10高速LVDS体系结构和功能
3. MAX® 10 LVDS发送器设计
4. MAX® 10 LVDS接收器设计
5. MAX® 10 LVDS发送器和接收器设计
6. MAX® 10高速LVDS板级设计考量
7. Altera Soft LVDS IP内核参考
A. MAX 10高速LVDS I/O用户指南存档
B. MAX 10高速LVDS I/O用户指南的文件修订历史

B. MAX 10高速LVDS I/O用户指南的文件修订历史

日期 版本 修订内容
2017年2月 2017.02.21 重命名为Intel。
2016年10月 2016.10.31
  • 在有关LVDS通道支持的主题中添加了相关信息链接。
  • 重新整理和更新了有关RSKM的主题。
  • 添加了介绍如何使用TimeQuest时序分析器对LVDS接收器分配输入延迟的主题。
2016年5月 2016.05.02
  • 添加了单电源 MAX® 10器件的真RSDS和伪RSDS (3个电阻)发送器支持。
  • 更新了发送器和接收器通道布局主题来介绍有关当对应用的LVDS通道进行分组时的最小化偏移。
  • 更新了rx_data_reset接口信号的说明来指定必须使用快速时钟对其进行外部同步。
  • 更新了General标签的Altera Soft LVDS参数设置：
    • 添加了Power Supply Mode选项。
    • 更新了SERDES因子参数所支持的值。
2015年11月 2015.11.02
  • 更新了高速LVDS电路图，将ALTPLL中的C1流修改成ALTERA_SOFT_LVDS的inclock。此前，该图显示了双向流。
  • 更新了确定接收器的外部PLL时钟参数的步骤，以阐明 Quartus® Prime编译报告中所列出的时钟名。
  • 更新有关Altera Soft LVDS参考设置的主题：
    • 添加了有关器件数据表中PLL和高速I/O性能的主题的链接。
    • 更正了使用Enable tx_data_reset port和Enable rx_data_reset port参数所要求的条件。必须先打开Use external PLL选项。
    • 更新Tx_outclock division factor和Outclock duty cycle参数所允许的值。
    • 更新Desired transmitter outclock phase shift参数的条件。
  • 移除有关生成IP内核和由IP内核生成的文件的主题，并添加链接到Altera IP内核简介。
  • 移除有关从 Quartus® Prime编译报告中获得TCCS值的声明。可以从器件数据表中获得TCCS值。
  • 添加了有关在E144封装的 MAX® 10器件中使能LVDS预加重的指南主题。
  • 更新了指南以控制通道到通道的偏移，从而移除了有关从Fitter Report面板中获得走线延迟数的声明。
  • 添加了如何使用 Quartus® Prime软件生成IBIS文件的视频演示的链接。
  • 将Quartus II修改成Quartus Prime。
2015年5月 2015.05.04
  • 移除了10M25器件中的F672封装。
  • 更新了10M02器件封装M153的49到13的底部真收发器通道的数量。
  • 在单电源MAX 10器件中添加了BLVDS输出支持。在此之前，BLVDS支持的单电源器件仅为输入而已。
  • 在接收器输入偏移裕量主题中更新了RSKM定义以包括内核噪声和I/O切换噪声中的抖动。
  • 更新了有关在external PLL模式中使用Altera Soft LVDS IP内核(发送器或接收器)的主题：
    • 添加了rx_readclock、rx_syncclock和tx_synclock端口。
    • 移除了pll_areset端口。
    • 添加了奇数与偶数解串因子的实例。
    • 添加了获取external PLL时钟参数的程序。
    • 在发送器和接收器设计章节中移除了类似的指南。receiver only和transmitter only设计的更新指南仅适用于使用发送器和接收器的设计。
  • 更新了Altera Soft LVDS IP内核的参数设置：
    • 从SERDES factor参数中移除了所允许的值"6"和"9"。
    • 添加允许值"Off"至Enable pll_areset port参数。
    • 添加参数标签Register_rx_bitslip_ctrl port至Add extra register for rx_data_align port，并且在打开的情况下，指定必须预寄存端口。
2014年12月 2014.12.15
  • 更新表格列出LVDS通道以包括每个器件封装的LVDS通道数。
  • 在有关MAX 10器件支持x18 bundling模式的通道布局的主题中添加了更多 信息。
  • 更新了有关通道PLL布局主题的实例，以提供更多信息。
  • 添加了MAX 10时钟和PLL用户指南的链接，以提供有关用于同步soft SERDES的PLL和PLL输出计数器的更多信息。
2014年9月 2014.09.22 首次发布。
二级标题