MAX 10高速LVDS I/O用户指南

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ID 683760
日期 2/21/2017
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1. MAX® 10高速LVDS I/O设计概述 2. MAX® 10高速LVDS体系结构和功能 3. MAX® 10 LVDS发送器设计 4. MAX® 10 LVDS接收器设计 5. MAX® 10 LVDS发送器和接收器设计 6. MAX® 10高速LVDS板级设计考量 7. Altera Soft LVDS IP内核参考 A. MAX 10高速LVDS I/O用户指南存档 B. MAX 10高速LVDS I/O用户指南的文件修订历史
1. MAX® 10高速LVDS I/O设计概述 x
1.1. Altera Soft LVDS实现概述
2. MAX® 10高速LVDS体系结构和功能 x
2.1. MAX® 10 LVDS通道支持 2.2. MAX® 10支持的LVDS SERDES I/O标准 2.3. MAX® 10高速LVDS电路 2.4. MAX® 10高速LVDS I/O位置 2.5. 低速区域中的差分I/O管脚
3. MAX® 10 LVDS发送器设计 x
3.1. 高速I/O发送器电路 3.2. LVDS发送器可编程I/O功能 3.3. LVDS发送器I/O匹配方案 3.4. LVDS发送器FPGA设计实现 3.5. LVDS发送器调试和故障排除
3.2. LVDS发送器可编程I/O功能 x
3.2.1. 可编程预加重 3.2.2. 可编程差分输出电压
3.3. LVDS发送器I/O匹配方案 x
3.3.1. 伪LVDS外部匹配 3.3.2. Sub-LVDS发送器外部匹配 3.3.3. SLVS发送器外部匹配 3.3.4. 伪RSDS、伪Mini-LVDS和伪PPDS发送器外部匹配
3.4. LVDS发送器FPGA设计实现 x
3.4.1. 发送器模式中的Altera Soft LVDS IP内核 3.4.2. 高速I/O时序裕量 3.4.3. 指南：LVDS发送器通道布局 3.4.4. 指南：LVDS通道PLL布局 3.4.5. 指南：LVDS发送器逻辑布局 3.4.6. 指南：使能E144封装的LVDS预加重
3.4.1. 发送器模式中的Altera Soft LVDS IP内核 x
3.4.1.1. Altera Soft LVDS IP内核的PLL源选择 3.4.1.2. 指南：LVDS TX接口使用External PLL 3.4.1.3. 初始化Altera Soft LVDS IP内核
3.4.1.1. Altera Soft LVDS IP内核的PLL源选择 x
3.4.1.1.1. 例化Internal PLL配置的Altera Soft LVDS IP内核 3.4.1.1.2. 例化External PLL配置的Altera Soft LVDS IP内核
3.4.1.2. 指南：LVDS TX接口使用External PLL x
3.4.1.2.1. ALTPLL与Altera Soft LVDS发送器接口信号 3.4.1.2.2. 确定Altera Soft LVDS发送器的外部PLL时钟参数
3.4.2. 高速I/O时序裕量 x
3.4.2.1. 发送器通道至通道偏移
3.5. LVDS发送器调试和故障排除 x
3.5.1. 硬件调试之前执行RTL仿真 3.5.2. Geometry-Based和Physics-Based I/O规则
4. MAX® 10 LVDS接收器设计 x
4.1. 高速I/O接收器电路 4.2. LVDS接收器I/O匹配方案 4.3. LVDS接收器FPGA设计实现 4.4. LVDS接收器调试和故障排除
4.1. 高速I/O接收器电路 x
4.1.1. 软核解串器 4.1.2. 数据重对齐模块(Bit Slip)
4.2. LVDS接收器I/O匹配方案 x
4.2.1. LVDS、Mini-LVDS和RSDS接收器外部匹配 4.2.2. SLVS接收器外部匹配 4.2.3. Sub-LVDS接收器的外部匹配 4.2.4. TMDS接收器的外部匹配 4.2.5. HiSpi接收器的外部匹配 4.2.6. LVPEC外部匹配
4.3. LVDS接收器FPGA设计实现 x
4.3.1. 接收器模式中的Altera Soft LVDS IP内核 4.3.2. 高速I/O时序裕量 4.3.3. 指南：悬空的LVDS输入管脚 4.3.4. 指南：LVDS接收器通道布局 4.3.5. 指南：LVDS通道PLL布局 4.3.6. 指南：LVDS接收器逻辑布局 4.3.7. 指南：LVDS接收器时序约束
4.3.1. 接收器模式中的Altera Soft LVDS IP内核 x
4.3.1.1. Altera Soft LVDS IP内核的PLL源选择 4.3.1.2. 指南：使用External PLL的LVDS RX接口 4.3.1.3. 初始化Altera Soft LVDS IP内核
4.3.1.1. Altera Soft LVDS IP内核的PLL源选择 x
4.3.1.1.1. 通过Internal PLL例化Altera Soft LVDS IP内核 4.3.1.1.2. 例化External PLL配置的Altera Soft LVDS IP内核
4.3.1.2. 指南：使用External PLL的LVDS RX接口 x
4.3.1.2.1. ALTPLL信号接口与Altera Soft LVDS接收器 4.3.1.2.2. 确定Altera Soft LVDS接收器的外部PLL时钟参数
4.3.2. 高速I/O时序裕量 x
4.3.2.1. 接收器输入偏移裕量
4.3.2.1. 接收器输入偏移裕量 x
4.3.2.1.1. RSKM方程 4.3.2.1.2. LVDS接收器的RSKM报告 4.3.2.1.3. 通过TimeQuest时序分析器将Input Delay分配给LVDS Receiver 4.3.2.1.4. 实例：RSKM计算
4.4. LVDS接收器调试和故障排除 x
4.4.1. 硬件调试之前执行RTL仿真 4.4.2. Geometry-Based和Physics-Based I/O规则
5. MAX® 10 LVDS发送器和接收器设计 x
5.1. 发送器 – 接收器接口 5.2. LVDS发送器和接收器FPGA设计实现 5.3. LVDS发送器和接收器调试和故障排除
5.2. LVDS发送器和接收器FPGA设计实现 x
5.2.1. LVDS发送器和接收器PLL共享实现 5.2.2. 初始化Altera Soft LVDS IP内核
5.3. LVDS发送器和接收器调试和故障排除 x
5.3.1. 硬件调试之前执行RTL仿真 5.3.2. Geometry-Based和Physics-Based I/O规则
6. MAX® 10高速LVDS板级设计考量 x
6.1. 指南：提高信号质量 6.2. 指南：控制通道至通道偏移 6.3. 指南：确定电路板设计约束 6.4. 指南：执行板级仿真
7. Altera Soft LVDS IP内核参考 x
7.1. Altera Soft LVDS参数设置(Parameter Settings) 7.2. Altera Soft LVDS接口信号
1. MAX® 10高速LVDS I/O设计概述
2. MAX® 10高速LVDS体系结构和功能
3. MAX® 10 LVDS发送器设计
4. MAX® 10 LVDS接收器设计
5. MAX® 10 LVDS发送器和接收器设计
6. MAX® 10高速LVDS板级设计考量
7. Altera Soft LVDS IP内核参考
A. MAX 10高速LVDS I/O用户指南存档
B. MAX 10高速LVDS I/O用户指南的文件修订历史

7.2. Altera Soft LVDS接口信号

根据您所指定的参数设置，不同的信号可用于Altera Soft LVDS IP内核。
表 15.  发送器接口信号
信号名称 方向 宽度(Bit) 说明
pll_areset 输入 1

异步复位所有计数器至初始值。

tx_data_reset 输入 <n>

对所有通道的相移寄存器、采集寄存器和同步寄存器异步复位。

  • 如果选用Use external PLL参考设置，就使用这个信号。
  • 该信号不影响数据重对齐模块或者PLL。
tx_in[] 输入 <m>

这个信号是Altera Soft LVDS IP内核串行传输的并行数据。

输入数据同步于tx_coreclock信号。每个通道的数据总线宽度与串化因子(SF)相同。

tx_inclock 输入 1

发送器PLL的参考时钟输入。

参数编辑器根据所选择的数据和参考时钟频率自动选择相应的PLL倍频因子。
tx_coreclock 输出 1

驱动非外设逻辑的输出时钟。

FPGA内核逻辑与发送器接口时钟—在FPGA架构中生成的并行发送数据与该时钟同步。
tx_locked 输出 1

提供LVDS PLL的状态。

  • PLL被锁定到输入参考时钟时，保持在高电平。
  • 当PLL失锁时，保持在低电平。
tx_out[] 输出 <n>

<n>通道的串行LVDS数据输出信号。

tx_out[(<n>-1)..0]驱动tx_in[(<J> × <n>)-1 ..0]中的并行数据，其中<J>是串行因子，<n>是通道的数量。tx_out[0]驱动tx_in[(<J>-1)..0]中的数据，tx_out[1]在tx_in的下一个<J>数量的比特中数据输出。

tx_outclock 输出 1

外部参考时钟。

此时钟的频率可编程为与数据速率相同。
表 16.   接收器接口信号

信号名称

方向

宽度(Bit)

说明

rx_data_reset 输入 <n>

对所有通道异步复位，但不包括PLL。

  • 如果使能Use external PLL参数设置，那么这个信号是适用的。
  • 必须将该信号与快速时钟外部地同步。
rx_in[] 输入 <n>

<n>通道的LVDS串行数据输入信号。

rx_in[(<n>-1)..0]被解串，并输出到rx_out[(<J> × <n>)-1 ..0]，其中<J>是解串因子，<n>是通道的数量。rx_in[0]驱动数据到rx_out[(<J>-1)..0]。rx_in[1]驱动数据到rx_out的下一个<J>数量的比特。

rx_inclock 输入 1

LVDS参考输入时钟。

参数编辑器根据所选择的数据速率和参考时钟频率自动选择相应的PLL倍频因子。
rx_coreclk 输入 <n>

LVDS参考输入时钟。

  • 替代PLL中的非外设时钟。
  • 每个通道一个时钟。
rx_locked 输出 1

提供LVDS PLL的状态。

  • PLL被锁定到输入参考时钟时，保持在高电平。
  • 当PLL失锁时，保持在低电平。
rx_out 输出 <m>

接收器并行数据输出。

每个通道的数据总线宽度与解串因子(DF)相同。
rx_outclock 输出 1

来自接收器PLL的并行输出时钟。

  • 如果使能Use external PLL参数设置，那么这个信号不适用。
  • FPGA内核和接收器之间接口时钟必须由通过ALTPLL参数编辑器例化的PLL来驱动。
rx_data_align 输入 1

控制字节对齐电路。

您可以使用rx_outclock信号寄存这个信号。

rx_data_align_reset 输入 1

复位字节对齐电路。

在下面的情况下，使用rx_data_align_reset输入信号：

  • 需要在器件工作期间复位PLL。
  • 需要重新建立字对齐。
rx_channel_data_align 输入 <n>

控制字节对齐电路。

rx_cda_reset 输入 <n>

对数据重对齐电路的异步复位。该信号对数据重对齐模块进行复位。

此复位的最小脉冲宽度要求是一个并行时钟周期。

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