eCPRI Intel® FPGA IP 用户指南

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ID 683685
日期 12/14/2021
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文档目录 x
1. 引言 2. 入门 3. IP参数 4. 功能描述 5. 接口概述 6. 寄存器 7. eCPRI Intel FPGA IP用户指南存档 8. eCPRI Intel® FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. 支持的特性 1.2. 器件系列支持 1.3. eCPRI Intel® FPGA IP器件速度等级支持 1.4. 资源使用情况 1.5. Intel® FPGA IP Core验证 1.6. 发布信息
2. 入门 x
2.1. 安装和许可 2.2. 指定IP Core参数和选项 2.3. 生成的文件结构 2.4. 仿真IP Core 2.5. 编译完整设计和编程FPGA
2.2. 指定IP Core参数和选项 x
2.2.1. 用于IP设计的参考和系统PLL时钟
4. 功能描述 x
4.1. 接口 4.2. 高级数据路径流程 4.3. eCPRI IP模块的操作
4.2. 高级数据路径流程 x
4.2.1. 发送TX路径(Transmit TX Path) 4.2.2. 接收RX路径 4.2.3. 受支持的Ethernet 类型
4.3. eCPRI IP模块的操作 x
4.3.1. 数据包分类器(Packet Classifier) 4.3.2. Ethernet标头插入/删除 4.3.3. 级联/去级联(Concatenation/De-concatenation) 4.3.4. Header Mapper/De-Mapper 4.3.5. eCPRI IWF Type 0 4.3.6. eCPRI消息5数据包解析器 4.3.7. 数据包队列(Packet Queue) 4.3.8. eCPRI消息类型 4.3.9. 错误处理 4.3.10. RX节流(RX Throttling)
4.3.8. eCPRI消息类型 x
4.3.8.1. eCPRI消息类型0- IQ数据传输 4.3.8.2. eCPRI消息类型1- 比特序列传输 4.3.8.3. eCPRI消息类型2- 实时控制数据 4.3.8.4. eCPRI消息类型3- 通用数据传输 4.3.8.5. eCPRI消息类型4- 远程存储器访问 4.3.8.6. eCPRI Message Type 5- 单向延迟测量 4.3.8.7. eCPRI消息类型6- 远程复位 4.3.8.8. eCPRI消息类型7- 事件指示 4.3.8.9. eCPRI消息类型64- 255供应商特定
5. 接口概述 x
5.1. 时钟信号 5.2. 电源，复位和防火墙信号 5.3. TX Time of Day接口 5.4. RX Time of Day接口 5.5. 中断 5.6. 配置Avalon存储器映射接口 5.7. Ethernet MAC源接口 5.8. Ethernet MAC Sink接口 5.9. 外部ST Source接口 5.10. 外部ST Sink接口 5.11. eCPRI IP Source接口 5.12. eCPRI IP Sink接口 5.13. 各种接口信号 5.14. IWF Type 0 eCPRI接口 5.15. IWF Type 0 CPRI MAC接口
5.2. 电源，复位和防火墙信号 x
5.2.1. 复位控制和初始化流程
5.7. Ethernet MAC源接口 x
5.7.1. E-tile Hard IP for Ethernet 1588 PTP信号 5.7.2. 25G Ethernet MAC 1588 PTP信号 5.7.3. 10G Ethernet MAC 1588 PTP信号
5.14. IWF Type 0 eCPRI接口 x
5.14.1. IWF Source接口 5.14.2. IWF Sink接口
5.15. IWF Type 0 CPRI MAC接口 x
5.15.1. CPRI 32-bit IQ数据TX接口 5.15.2. CPRI 64-bit IQ数据TX接口 5.15.3. CPRI 32-bit Ctrl_AxC TX接口 5.15.4. CPRI 64-bit Ctrl_AxC TX接口 5.15.5. CPRI 32-bit供应商特定的TX接口 5.15.6. CPRI 64-bit供应商特定TX接口 5.15.7. CPRI 32-bit实时供应商特定TX接口 5.15.8. CPRI 64-bit实时供应商特定TX接口 5.15.9. CPRI千兆介质独立接口(GMII) 5.15.10. CPRI IP L1控制和状态接口
6. 寄存器 x
6.1. eCPRI版本寄存器 6.2. eCPRI擦除寄存器(Scratch Register) 6.3. eCPRI通用控制寄存器 6.4. eCPRI消息5控制寄存器 6.5. eCPRI TX错误消息寄存器 6.6. eCPRI RX错误消息寄存器 6.7. eCPRI错误掩码消息寄存器 6.8. eCPRI错误日志消息寄存器 6.9. eCPRI错误消息5补偿值0寄存器 6.10. eCPRI Error Message 5 Compensation Value 1寄存器 6.11. eCPRI传输延迟0寄存器 6.12. eCPRI传输延迟1寄存器 6.13. eCPRI传输延迟2寄存器 6.14. Ethernet Frame Scratch寄存器 6.15. 源MAC地址<i>寄存器，其中i= 0, 1 6.16. 目的MAC n地址<i>寄存器，其中n= 0, 1, 2, 3, 4, 5, 6, 7 and i= 0, 1 6.17. VLAN Tag Register <i>，其中i= 0, 1, 2, 3, 4, 5, 6, 7 6.18. Ethertype寄存器 6.19. IPv4 Dw0寄存器 6.20. IPv4 Dw1寄存器 6.21. IPv4 Dw2寄存器 6.22. IPv4源地址寄存器 6.23. IPv4目的地址寄存器 6.24. UDP Dw0寄存器 6.25. UDP端口寄存器 6.26. MAC数据包类型使能寄存器 6.27. RX Error寄存器
1. 引言
2. 入门
3. IP参数
4. 功能描述
5. 接口概述
6. 寄存器
7. eCPRI Intel FPGA IP用户指南存档
8. eCPRI Intel® FPGA IP用户指南的文档修订历史

2.3. 生成的文件结构

Intel® Quartus® Prime Pro Edition软件生成以下IP core输出文件结构。
图 4.  eCPRI IP Core生成的文件
关于设计示例的文件结构的详细信息，请参考eCPRI Intel FPGA Design Example User Guide。
图 5.  eCPRI IP Core生成的文件
表 6.   eCPRI IP Core生成的文件

文件名

描述
<your_ip>.ip

Platform Designer系统或者顶级IP variation文件。<your_ip>是您给IP variation的名字。

<your_ip>.cmp VHDL Component Declaration (.cmp)文件是一个文本文件，包含可在VHDL设计文件中使用的本地通用和端口定义。
<your_ip>.html

一个包含连接信息，存储器映射(显示每个slave相对于它所连接的每个master的地址)和参数分配的报告。
<your_ip>_generation.rpt IP或Platform Designer生成日志文件。IP生成期间的消息汇总。
<your_ip>.qgsimc 列出了支持增量重生成的仿真参数。
<your_ip>.qgsynthc 列出了支持增量重生成的综合参数。
<your_ip>.qip

包含关于IP组件的所有需要信息以在 Intel® Quartus® Prime软件中集成和编译IP组件。

<your_ip>.sopcinfo

描述了Platform Designer系统中的连接和IP组件参数化。当您为IP组件开发软件驱动程序时，您可以解析其内容以获得相关要求。

下游工具(例如 Nios® II工具)使用此文件。为 Nios® II工具链生成的.sopcinfo文件和system.h文件包含每个slave相对于访问此slave的每个master的地址映射信息。不同的master可能有不同的地址映射来访问一个特定的从组件。

<your_ip>.csv 包含关于IP组件的升级状态的信息。
<your_ip>.bsf IP variation的Block Symbol File (.bsf)表示，用于Intel Quartus Prime Block Diagram Files (.bdf)中。
<your_ip>.spd

ip-make-simscript要求的输入文件，用于生成仿真器的仿真脚本。.spd文件包含一列用于仿真的生成文件以及可以初始化的存储器的信息。

<your_ip>.ppf Pin Planner File (.ppf)存储用于Pin Planner而创建的IP组件的端口和节点分配
<your_ip>_bb.v 您可以使用Verilog black-box (_bb.v)文件作为一个空模块声明以用作black box。
<your_ip>_inst.v or _inst.vhd HDL示例例化模板。您可以将此文件的内容复制粘贴到HDL文件来例化IP变体。
<your_ip>.v or <your_ip>.vhd 为综合或仿真而例化每个子模块或者子IP core的HDL文件。
mentor/

包含一个 ModelSim* 脚本msim_setup.tcl，用于设置并运行仿真。

synopsys/vcs/

synopsys/vcsmx/

包含一个壳脚本vcs_setup.sh，用于设置并运行 VCS* 仿真。

包含一个壳脚本vcsmx_setup.sh和synopsys_sim.setup文件，用于设置并运行 VCS* MX仿真。

aldec/

包含一个壳脚本rivierapro_setup.sh，用于设置并运行 Riviera-PRO* 仿真。

xcelium/

包含一个壳脚本xcelium_setup.sh和其他设置文件，用于设置和运行 Xcelium* 仿真。

submodules/ 包含IP core子模块的HDL文件。
<child IP cores>/ 对于每个生成的子IP core目录，Platform Designer生成synth/和sim/子目录。
相关信息
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