eCPRI Intel® FPGA IP 用户指南

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ID 683685
日期 12/14/2021
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文档目录
文档目录 x
1. 引言 2. 入门 3. IP参数 4. 功能描述 5. 接口概述 6. 寄存器 7. eCPRI Intel FPGA IP用户指南存档 8. eCPRI Intel® FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. 支持的特性 1.2. 器件系列支持 1.3. eCPRI Intel® FPGA IP器件速度等级支持 1.4. 资源使用情况 1.5. Intel® FPGA IP Core验证 1.6. 发布信息
2. 入门 x
2.1. 安装和许可 2.2. 指定IP Core参数和选项 2.3. 生成的文件结构 2.4. 仿真IP Core 2.5. 编译完整设计和编程FPGA
2.2. 指定IP Core参数和选项 x
2.2.1. 用于IP设计的参考和系统PLL时钟
4. 功能描述 x
4.1. 接口 4.2. 高级数据路径流程 4.3. eCPRI IP模块的操作
4.2. 高级数据路径流程 x
4.2.1. 发送TX路径(Transmit TX Path) 4.2.2. 接收RX路径 4.2.3. 受支持的Ethernet 类型
4.3. eCPRI IP模块的操作 x
4.3.1. 数据包分类器(Packet Classifier) 4.3.2. Ethernet标头插入/删除 4.3.3. 级联/去级联(Concatenation/De-concatenation) 4.3.4. Header Mapper/De-Mapper 4.3.5. eCPRI IWF Type 0 4.3.6. eCPRI消息5数据包解析器 4.3.7. 数据包队列(Packet Queue) 4.3.8. eCPRI消息类型 4.3.9. 错误处理 4.3.10. RX节流(RX Throttling)
4.3.8. eCPRI消息类型 x
4.3.8.1. eCPRI消息类型0- IQ数据传输 4.3.8.2. eCPRI消息类型1- 比特序列传输 4.3.8.3. eCPRI消息类型2- 实时控制数据 4.3.8.4. eCPRI消息类型3- 通用数据传输 4.3.8.5. eCPRI消息类型4- 远程存储器访问 4.3.8.6. eCPRI Message Type 5- 单向延迟测量 4.3.8.7. eCPRI消息类型6- 远程复位 4.3.8.8. eCPRI消息类型7- 事件指示 4.3.8.9. eCPRI消息类型64- 255供应商特定
5. 接口概述 x
5.1. 时钟信号 5.2. 电源，复位和防火墙信号 5.3. TX Time of Day接口 5.4. RX Time of Day接口 5.5. 中断 5.6. 配置Avalon存储器映射接口 5.7. Ethernet MAC源接口 5.8. Ethernet MAC Sink接口 5.9. 外部ST Source接口 5.10. 外部ST Sink接口 5.11. eCPRI IP Source接口 5.12. eCPRI IP Sink接口 5.13. 各种接口信号 5.14. IWF Type 0 eCPRI接口 5.15. IWF Type 0 CPRI MAC接口
5.2. 电源，复位和防火墙信号 x
5.2.1. 复位控制和初始化流程
5.7. Ethernet MAC源接口 x
5.7.1. E-tile Hard IP for Ethernet 1588 PTP信号 5.7.2. 25G Ethernet MAC 1588 PTP信号 5.7.3. 10G Ethernet MAC 1588 PTP信号
5.14. IWF Type 0 eCPRI接口 x
5.14.1. IWF Source接口 5.14.2. IWF Sink接口
5.15. IWF Type 0 CPRI MAC接口 x
5.15.1. CPRI 32-bit IQ数据TX接口 5.15.2. CPRI 64-bit IQ数据TX接口 5.15.3. CPRI 32-bit Ctrl_AxC TX接口 5.15.4. CPRI 64-bit Ctrl_AxC TX接口 5.15.5. CPRI 32-bit供应商特定的TX接口 5.15.6. CPRI 64-bit供应商特定TX接口 5.15.7. CPRI 32-bit实时供应商特定TX接口 5.15.8. CPRI 64-bit实时供应商特定TX接口 5.15.9. CPRI千兆介质独立接口(GMII) 5.15.10. CPRI IP L1控制和状态接口
6. 寄存器 x
6.1. eCPRI版本寄存器 6.2. eCPRI擦除寄存器(Scratch Register) 6.3. eCPRI通用控制寄存器 6.4. eCPRI消息5控制寄存器 6.5. eCPRI TX错误消息寄存器 6.6. eCPRI RX错误消息寄存器 6.7. eCPRI错误掩码消息寄存器 6.8. eCPRI错误日志消息寄存器 6.9. eCPRI错误消息5补偿值0寄存器 6.10. eCPRI Error Message 5 Compensation Value 1寄存器 6.11. eCPRI传输延迟0寄存器 6.12. eCPRI传输延迟1寄存器 6.13. eCPRI传输延迟2寄存器 6.14. Ethernet Frame Scratch寄存器 6.15. 源MAC地址<i>寄存器，其中i= 0, 1 6.16. 目的MAC n地址<i>寄存器，其中n= 0, 1, 2, 3, 4, 5, 6, 7 and i= 0, 1 6.17. VLAN Tag Register <i>，其中i= 0, 1, 2, 3, 4, 5, 6, 7 6.18. Ethertype寄存器 6.19. IPv4 Dw0寄存器 6.20. IPv4 Dw1寄存器 6.21. IPv4 Dw2寄存器 6.22. IPv4源地址寄存器 6.23. IPv4目的地址寄存器 6.24. UDP Dw0寄存器 6.25. UDP端口寄存器 6.26. MAC数据包类型使能寄存器 6.27. RX Error寄存器
1. 引言
2. 入门
3. IP参数
4. 功能描述
5. 接口概述
6. 寄存器
7. eCPRI Intel FPGA IP用户指南存档
8. eCPRI Intel® FPGA IP用户指南的文档修订历史

5.15.1. CPRI 32-bit IQ数据TX接口

表 42.  CPRI 32-bit IQ数据接口的信号
信号名称 宽度(Bit) I/O方向 说明
TX接口
iq32_tx_ready[N] 4 Input 每个置位的比特表示IP core准备好在下一个时钟周期中将IQ数据写入到iq_tx_data。每个比特代表每个字节的准备就绪(readiness)。
iq32_tx_valid[N] 4 Output iq_tx_data的写有效。
iq32_tx_data[N] 64 Output 根据iq_tx_ready信号写入相应的IQ数据字或字节。
RX接口
iq32_rx_valid[N] 4 Input 比特的置位表示当前iq_rx_data总线上的对应字节是有效的IQ数据。
iq32_rx_data[N] 64 Input 从CPRI帧接收的IQ数据。iq_rx_valid信号表示有效的I/Q数据字节。
二级标题