Intel® Quartus® Prime Standard Edition用户指南: 设计优化

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ID 683230
日期 11/12/2018
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1. 设计优化概述 2. 优化设计网表 3. 时序收敛与优化 4. 区域优化 5. 分析和优化设计平面布局规划 6. 网表优化和物理综合 7. 使用Chip Planner的工程变更命令 A. Intel® Quartus® Prime Standard Edition用户指南
1. 设计优化概述 x
1.1. 器件考量 1.2. 初始编译的必需设置 1.3. 权衡和限制 1.4. Intel® Quartus® Prime软件工具用于设计优化 1.5. Design Space Explorer II 1.6. 设计优化概述修订历史
1.1. 器件考量 x
1.1.1. 器件迁移考量
1.2. 初始编译的必需设置 x
1.2.1. I/O约束指导 1.2.2. 时序约束指导 1.2.3. Partitions and Floorplan Assignments for Incremental Compilation
1.3. 权衡和限制 x
1.3.1. Preserving Results and Enabling Teamwork 1.3.2. 减少面积 1.3.3. 减短关键路径延迟 1.3.4. 降低功耗 1.3.5. 减少运行时间
1.4. Intel® Quartus® Prime软件工具用于设计优化 x
1.4.1. Design Visualization Tool（设计可视化工具） 1.4.2. 向导（Advisors） 1.4.3. 设计管理
1.5. Design Space Explorer II x
1.5.1. DSE II工作原理 1.5.2. 使用DSE II Utility执行设计管理
1.5.1. DSE II工作原理 x
1.5.1.1. 使用计算资源 1.5.1.2. 优化参数 1.5.1.3. 结果管理
2. 优化设计网表 x
2.1. 何时使用Netlist Viewer：分析设计问题 2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程 2.3. RTL Viewer概述 2.4. State Machine Viewer Overview 2.5. Technology Map Viewer概述 2.6. Netlist Viewer用户接口 2.7. 原理图视图 2.8. State Machine Viewer 2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows 2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer 2.11. 查看时序路径 2.12. 优化设计网表修订历史
2.3. RTL Viewer概述 x
2.3.1. RTL Viewer中可读性最大化 2.3.2. 运行RTL Viewer
2.6. Netlist Viewer用户接口 x
2.6.1. Netlist Navigator窗格 2.6.2. Properties窗格 2.6.3. Netlist Viewer查找窗格
2.7. 原理图视图 x
2.7.1. 以多选项卡视图显示原理图 2.7.2. 原理图符号 2.7.3. 在Schematic View中选择项目 2.7.4. Schematic View中的快捷菜单命令 2.7.5. 原理图中进行过滤 2.7.6. 在Schematic View中查看节点内容 2.7.7. 在Schematic View中移动节点 2.7.8. 在Technology Map Viewer中查看LUT表达 2.7.9. 缩放控制 2.7.10. Bird's Eye View导览 2.7.11. 原理图分页 2.7.12. 关注原理图页面中的网络
2.8. State Machine Viewer x
2.8.1. State Diagram View 2.8.2. State Transition Table 2.8.3. State Encoding Table 2.8.4. Switch Between State Machines
2.8.3. State Encoding Table x
2.8.3.1. Select Items in the State Machine Viewer
3. 时序收敛与优化 x
3.1. 优化Multi Corner时序 3.2. 关键路径 3.3. 时序收敛的设计评估 3.4. 设计分析 3.5. 时序优化 3.6. 外设到内核寄存器布局和布线优化（P2C） 3.7. 脚本支持 3.8. 时序收敛和优化修订历史
3.2. 关键路径 x
3.2.1. 查看关键路径
3.3. 时序收敛的设计评估 x
3.3.1. 查看编译结果 3.3.2. 查看时序路径详细信息 3.3.3. 调整和重新编译
3.3.1. 查看编译结果 x
3.3.1.1. 查看消息 3.3.1.2. Evaluate Physical Synthesis Results 3.3.1.3. 评估Fitter网表优化 3.3.1.4. 评估优化结果 3.3.1.5. 评估资源使用情况 3.3.1.6. 评估其他报告并进行相应调整 3.3.1.7. 评估集群难度
3.3.1.5. 评估资源使用情况 x
3.3.1.5.1. 全局和非全局使用情况 3.3.1.5.2. 布线使用 3.3.1.5.3. 添加线缆以“保持”
3.3.2. 查看时序路径详细信息 x
3.3.2.1. 查看时序路径布线 3.3.2.2. 全局网络缓冲器 3.3.2.3. 复位和全局网络 3.3.2.4. Suspicious Setup 3.3.2.5. 逻辑深度 3.3.2.6. 自动移位寄存器更换 3.3.2.7. 时钟架构 3.3.2.8. 时序收敛建议
3.3.2.2. 全局网络缓冲器 x
3.3.2.2.1. 源位置 3.3.2.2.2. 插入延迟 3.3.2.2.3. 扇出 3.3.2.2.4. 全局网络
3.3.3. 调整和重新编译 x
3.3.3.1. 使用分区实现时序收敛
3.4. 设计分析 x
3.4.1. 被忽略的时序约束 3.4.2. I/O时序 3.4.3. Register-to-Register时序分析
3.4.3. Register-to-Register时序分析 x
3.4.3.1. 使用Timing Analyzer显示Path Report 3.4.3.2. 分析失败路径的提示 3.4.3.3. 分析跨时钟域失败时钟路径的提示 3.4.3.4. 分析来自/到关键路径的源和目标的提示 3.4.3.5. 创建.tcl脚本监控跨编译的关键路径的提示 3.4.3.6. 全局布线资源
3.5. 时序优化 x
3.5.1. 显示失败路径的时序收敛建议 3.5.2. 时序优化向导 3.5.3. 可选Fitter设置 3.5.4. I/O时序优化技术 3.5.5. Register-to-Register时序优化技术 3.5.6. Logic Lock (Standard) Assignments 3.5.7. 位置约束 3.5.8. 亚稳定性分析和优化技术
3.5.3. 可选Fitter设置 x
3.5.3.1. 优化保持时序 3.5.3.2. Fitter主动布通性优化
3.5.4. I/O时序优化技术 x
3.5.4.1. 优化时序逻辑的IOC寄存器布局选项 3.5.4.2. 快速输入，输出和输出使能寄存器 3.5.4.3. 可编程延迟 3.5.4.4. 使用PLL移位时钟沿 3.5.4.5. 使用Fast Regional Clock Network和Regional Clocks Network 3.5.4.6. 脊柱时钟限制 3.5.4.7. 更改器件的保持时间优化方式
3.5.5. Register-to-Register时序优化技术 x
3.5.5.1. 优化源代码 3.5.5.2. 改善Register-to-Register时序 3.5.5.3. 物理综合优化 3.5.5.4. 关闭Extra-Effort Power优化设置 3.5.5.5. 优化关于速度而非面积的综合 3.5.5.6. 综合期间展开层级结构 3.5.5.7. Synthesis Effort设置为High 3.5.5.8. Change State Machine Encoding 3.5.5.9. 复制扇出控制逻辑 3.5.5.10. 防止Shift Register推断 3.5.5.11. 使用Synthesis Tool中的其他可用综合选项 3.5.5.12. Fitter Seed 3.5.5.13. 将Router Timing Optimization设置为Maximum
3.5.6. Logic Lock (Standard) Assignments x
3.5.6.1. Hierarchy Assignments
3.6. 外设到内核寄存器布局和布线优化（P2C） x
3.6.1. 在Advanced Fitter Setting对话框中设置外设到内核优化 3.6.2. 在Assignment Editor中设置外设到内核优化 3.6.3. 在Fitter Report中查看外设到内核优化
3.7. 脚本支持 x
3.7.1. 初始编译设置 3.7.2. I/O时序优化技术 3.7.3. Register-to-Register时序优化技术
4. 区域优化 x
4.1. 资源使用情况 4.2. 优化资源利用率 4.3. 脚本支持 4.4. 区域优化修订历史
4.1. 资源使用情况 x
4.1.1. Flow Summary报告 4.1.2. Fitter报告 4.1.3. Analysis和Synthesis报告 4.1.4. 编译消息
4.2. 优化资源利用率 x
4.2.1. Using the Resource Optimization Advisor 4.2.2. 资源使用问题概述 4.2.3. I/O管脚使用情况或布局 4.2.4. 逻辑资源使用或布局 4.2.5. 布线
4.2.3. I/O管脚使用情况或布局 x
4.2.3.1. Guideline: Use I/O Assignment Analysis 4.2.3.2. 指导：修改管脚约束或选择较大的封装
4.2.4. 逻辑资源使用或布局 x
4.2.4.1. 指导：优化源代码 4.2.4.2. 指导：优化针对区域而非速度的综合 4.2.4.3. 指导：重组多路复用器 4.2.4.4. 指导：通过Balanced或Area设置执行WYSIWYG原语重新综合 4.2.4.5. 指导：使用寄存器封装 4.2.4.6. 指导：删除Fitter约束 4.2.4.7. 指导：综合期间展开层级结构 4.2.4.8. 指导：更换目标存储器块 4.2.4.9. 指导：使用物理综合选项减少区域 4.2.4.10. 指导：平衡或更换目标DSP块 4.2.4.11. 指导：使用大型器件
4.2.5. 布线 x
4.2.5.1. 指导：将Auto Packed Register设置为Sparse或Sparse Auto 4.2.5.2. 指导：将Fitter Aggressive Routability Optimizations设置为Always 4.2.5.3. 指导：增加Router Effort Multiplier 4.2.5.4. 指导：删除Fitter约束 4.2.5.5. 指导：优化针对区域而非速度的综合 4.2.5.6. 指导：优化源代码 4.2.5.7. 指导：使用大型器件
4.3. 脚本支持 x
4.3.1. 初始编译设置 4.3.2. 资源使用优化技术
5. 分析和优化设计平面布局规划 x
5.1. Chip Planner中的设计布局规划分析 5.2. Logic Lock (Standard)区域 5.3. 在Chip Planner中使用 Logic Lock (Standard)区域 5.4. 脚本支持 5.5. 分析和优化设计布局规划修订历史
5.1. Chip Planner中的设计布局规划分析 x
5.1.1. 启动Chip Planner 5.1.2. Chip Planner GUI组件 5.1.3. 查看特定体系结构设计信息 5.1.4. 查看器件中可用的时钟网络 5.1.5. 查看I/O Bank 5.1.6. 查看高速串行接口（HSSI） 5.1.7. 查看已布局节点的源和目标 5.1.8. 查看已布局资源的扇入和扇出连接 5.1.9. 生成即时扇入和扇出连接 5.1.10. 在Chip Planner中管理路径 5.1.11. 在Chip Planner中查看约束 5.1.12. 在Chip Planner中查看高速和低功耗Tile 5.1.13. Viewing Design Partition Placement
5.1.2. Chip Planner GUI组件 x
5.1.2.1. Chip Planner Toolbar 5.1.2.2. 层次设置和编辑模式 5.1.2.3. 查找历史窗口 5.1.2.4. Chip Planner布局规划视图
5.1.10. 在Chip Planner中管理路径 x
5.1.10.1. 分析路径的连接 5.1.10.2. 找到从Timing Analysis Report到Chip Planner的路径 5.1.10.3. 显示延迟 5.1.10.4. 查看布线资源
5.2. Logic Lock (Standard)区域 x
5.2.1. Logic Lock (Standard)区域的属性 5.2.2. 创建 Logic Lock (Standard)区域 5.2.3. 定制Logic Lock区域的形状 5.2.4. Placing Logic Lock (Standard) Regions 5.2.5. 将器件资源放入 Logic Lock (Standard)区域 5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions 5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能 5.2.8. Logic Lock (Standard)区域窗口
5.2.2. 创建 Logic Lock (Standard)区域 x
5.2.2.1. 使用Chip Planner创建 Logic Lock (Standard)区域 5.2.2.2. 使用Project Navigator创建 Logic Lock (Standard)区域 5.2.2.3. 使用 Logic Lock (Standard) Regions Window创建 Logic Lock (Standard)区域 5.2.2.4. 定义布线区域 5.2.2.5. 非连续 Logic Lock (Standard)区域 5.2.2.6. 使用Auto Sized Region的考量
5.2.3. 定制Logic Lock区域的形状 x
5.2.3.1. 合并 Logic Lock (Standard)区域 5.2.3.2. 非连续 Logic Lock (Standard)区域
5.2.5. 将器件资源放入 Logic Lock (Standard)区域 x
5.2.5.1. 空白Logic Lock区域 5.2.5.2. 管脚约束 5.2.5.3. 保留 Logic Lock (Standard)区域 5.2.5.4. Excluded Resources 5.2.5.5. Logic Lock (Standard) Assignment Precedence 5.2.5.6. 虚拟管脚
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能 x
5.2.7.1. Analysis and Synthesis Resource Utilization by Entity 5.2.7.2. Intel® Quartus® Prime修订功能
5.3. 在Chip Planner中使用 Logic Lock (Standard)区域 x
5.3.1. 在Chip Planner中查看 Logic Lock (Standard)区域之间的连接 5.3.2. Using Logic Lock (Standard) Regions with the Design Partition Planner
5.4. 脚本支持 x
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region 5.4.2. Creating or Modifying Logic Lock (Standard) Regions 5.4.3. Obtaining Logic Lock (Standard) Region Properties 5.4.4. Assigning Logic Lock (Standard) Region Content 5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File 5.4.6. Setting Logic Lock (Standard) Assignment Priority 5.4.7. 通过Tcl命令约束虚拟管脚
6. 网表优化和物理综合 x
6.1. 物理综合优化 6.2. 应用网表优化 6.3. Viewing Synthesis and Netlist Optimization Reports 6.4. 脚本支持 6.5. 网表优化和物理综合修订历史
6.1. 物理综合优化 x
6.1.1. 使能物理综合优化 6.1.2. 物理综合选项 6.1.3. Perform Register Retiming for Performance 6.1.4. Preventing Register Movement During Retiming
6.2. 应用网表优化 x
6.2.1. WYSIWYG原语再综合 6.2.2. Saving a Node-Level Netlist
6.4. 脚本支持 x
6.4.1. 综合网表优化 6.4.2. 物理综合优化 6.4.3. Back-Annotating Assignments
7. 使用Chip Planner的工程变更命令 x
7.1. 工程变更命令 7.2. ECO设计流程 7.3. Chip Planner概述 7.4. 使用Chip Planner（布局规划视图）执行ECO 7.5. 在Resource Property Editor中执行ECO 7.6. Change Manager（更改管理器） 7.7. 脚本支持 7.8. 常规ECO应用程序 7.9. 发布ECO的步骤 7.10. 使用Chip Planner的工程变更命令修订历史
7.1. 工程变更命令 x
7.1.1. 性能保留 7.1.2. 编译时间 7.1.3. 验证 7.1.4. 更改修改记录
7.3. Chip Planner概述 x
7.3.1. 打开Chip Planner 7.3.2. Chip Planner任务和分层
7.4. 使用Chip Planner（布局规划视图）执行ECO x
7.4.1. 创建，删除和移动原子 7.4.2. 查看并保存网表变化
7.5. 在Resource Property Editor中执行ECO x
7.5.1. 逻辑单元 7.5.2. 自适应逻辑模块 7.5.3. FPGA I/O元件 7.5.4. FPGA RAM块 7.5.5. FPGA DSP块
7.5.1. 逻辑单元 x
7.5.1.1. 逻辑单元属性 7.5.1.2. 运行模式 7.5.1.3. 求和进位方程 7.5.1.4. 同步加载和同步清除信号 7.5.1.5. 寄存器级联模式 7.5.1.6. 单元延迟表格 7.5.1.7. 逻辑单元连接 7.5.1.8. 删除逻辑单元
7.5.2. 自适应逻辑模块 x
7.5.2.1. 自适应逻辑模块原理图 7.5.2.2. 自适应逻辑模块属性 7.5.2.3. 自适应逻辑模块连接
7.5.3. FPGA I/O元件 x
7.5.3.1. Stratix V的I/O元件 7.5.3.2. Stratix IV的I/O元件 7.5.3.3. Arria V的I/O元件 7.5.3.4. Cyclone IV的I/O单元 7.5.3.5. MAX V的I/O元件
7.6. Change Manager（更改管理器） x
7.6.1. Change Manager中的复杂更改 7.6.2. 管理Signal Probe信号 7.6.3. 导出更改
7.8. 常规ECO应用程序 x
7.8.1. 使用Chip Planner调整I/O的驱动强度 7.8.2. 使用Chip Planner修改PLL属性 7.8.3. PLL属性 7.8.4. 修改资源原子之间的连接性
7.8.3. PLL属性 x
7.8.3.1. 调整占空比 7.8.3.2. 调整相移 7.8.3.3. 调整输出时钟频率 7.8.3.4. 调整扩展频谱（Spread Spectrum）
1. 设计优化概述
2. 优化设计网表
3. 时序收敛与优化
4. 区域优化
5. 分析和优化设计平面布局规划
6. 网表优化和物理综合
7. 使用Chip Planner的工程变更命令
A. Intel® Quartus® Prime Standard Edition用户指南

2.1. 何时使用Netlist Viewer：分析设计问题

You can use the Netlist Viewers to analyze and debug your design. The following simple examples show how to use the RTL Viewer, State Machine Viewer, and Technology Map Viewer to analyze problems encountered in the design process.

Using the RTL Viewer is a good way to view your initial synthesis results to determine whether you have created the necessary logic, and that the logic and connections have been interpreted correctly by the software. You can use the RTL Viewer and State Machine Viewer to check your design visually before simulation or other verification processes. Catching design errors at this early stage of the design process can save you valuable time.

If you see unexpected behavior during verification, use the RTL Viewer to trace through the netlist and ensure that the connections and logic in your design are as expected. You can also view state machine transitions and transition equations with the State Machine Viewer. Viewing your design helps you find and analyze the source of design problems. If your design looks correct in the RTL Viewer, you know to focus your analysis on later stages of the design process and investigate potential timing violations or issues in the verification flow itself.

可使用Technology Map Viewer查看Analysis和Synthesis结束时的结果。如果已在Fitter阶段编译了设计，则可在Technology Map Viewer（Post-Mapping）中查看“映射后”（post‑mapping） 网表，适配后的网表在Technology Map Viewer中查看。如果仅执行Analysis和Synthesis，则两个Netlist Viewer显示相同“映射后”（post‑mapping）网表。

此外，可使用RTL Viewer或Technology Map Viewer查找特定信号来源以助于调试您的设计。使用本章中介绍的导航技术可对设计中的内容进行全面搜索。可从您的兴趣点追溯到信号源但前提是确保连接符合预期要求。

Technology Map Viewer有助于查找网表中的合成后节点，并在优化期间进行约束。该功能对设计中两个寄存器间的多周期时序约束十分有利。从某个I/O端口开始，在设计中向前后或向后追踪以及通过层次结构层找到兴趣节点或直观检查原理图找到特定寄存器。

贯穿整个FPGA设计，调试和优化阶段，可通过多种方式使用所有网表查看器以提高分析设计时的工作效率。

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