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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
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2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
编译设计后首次打开其中一个Netlist Viewer时,会先自动运行预处理器,然后开启Netlist Viewer。
若单击预处理器进程框中的链接转到Settings > Compilation Process Settings页,在此开启Run Netlist Viewers preprocessing during compilation选项。如果开启该选项,则预处理将成为完整工程编译流程的一部分,这样即使Netlist Viewer立即打开而不显示预处理对话框。
图 2. Intel® Quartus® Prime Design Flow Including the RTL Viewer and Technology Map Viewer
This figure shows how Netlist Viewers fit into the basic Intel® Quartus® Prime design flow.
Netlist Viewer可以运行预处理器阶段之前,必须先编译您的设计:
- To open the RTL Viewer or State Machine Viewer, first perform Analysis and Elaboration.
- 要打开Technology Map Viewer (Post-Fitting)或Technology Map Viewer (Post‑Mapping),应首先执行Analysis和Synthesis。
Netlist Viewer显示最近一次成功编译的结果。
- 因此,如果因更改设计而导致Analysis和Elaboration期间出现错误,则无法查看该新设计文件的网表,但仍可查看最近成功编译的设计文件版本的结果。
- 如果编译期间出现错误,且与工程相应的编译阶段尚未成功运行,则Netlist Viewer无法显示;该情况下尝试打开Netlist Viewer时, Intel® Quartus® Prime软件将发送一条错误消息。
注: 开始新的编译时,如果有开启的Netlist Viewer,则该Netlist Viewer会自动关闭。仅可在编译成功完成后才能重新打开Netlist Viewer查看新的设计网表。