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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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5.2.4.1. Logic Lock区域分配实例
这些实例显示了.qsf文件中Logic Lock区域分配的句法。或者,还可在Assignment Editor,Logic Lock Regions Window或Chip Planner中输入这些分配。
分配矩形Logic Lock区域
将矩形Logic Lock区域约束到(10,10)的右下角位置,以及包括(20,20)的右上角位置。
set_instance_assignment –name PLACE_REGION –to a|b|c "X10 Y10 X20 Y20"
分配非矩形Logic Lock区域
将具有全层次结构路径“x|y|z”实例约束到非矩形的L状Logic Lock区域。软件将每组4个数字视为一个新的边界框。
set_instance_assignment –name PLACE_REGION –to x|y|z "X10 Y10 X20 Y50; X20 Y10 X50 Y20”
分配从属Logic Lock实例
默认情况下, Intel® Quartus® Prime软件将每个子实例限制为其父级的Logic Lock区域。对子实例的任何约束都与其祖级的约束相交。例如,以下实例中,“a|b|c|d”下的所有逻辑都约束为边界框(10,10), (15,15),而非(0,0), (15,15)。出现该结果是由于子约束与父约束相交。
set_instance_assignment –name PLACE_REGION –to a|b|c "X10 Y10 X20 Y20" set_instance_assignment –name PLACE_REGION –to a|b|c|d "X0 Y0 X15 Y15"
分配多个Logic Lock实例
默认情况下,Logic Lock区域约束允许来自其他实例的逻辑共享同一区域。这些分配将实例c和实例g布局到相同位置。如果实例c和实例g大量交互,则该策略很有用。
set_instance_assignment –name PLACE_REGION –to a|b|c "X10 Y10 X20 Y20" set_instance_assignment –name PLACE_REGION –to e|f|g "X10 Y10 X20 Y20"
已分配的保留Logic Lock区域
可选择保留一个实例的完整Logic Lock区域或任何从级实例。
set_instance_assignment –name PLACE_REGION –to a|b|c "X10 Y10 X20 Y20" set_instance_assignment –name RESERVE_PLACE_REGION –to a|b|c ON # The following assignment causes an error. The logic in e|f|g is not # legally placeable anywhere: # set_instance_assignment –name PLACE_REGION –to e|f|g "X10 Y10 X20 Y20" # The following assignment does *not* cause an error, but is effectively # constrained to the box (20,10), (30,20), since the (10,10),(20,20) box is reserved # for a|b|c set_instance_assignment –name PLACE_REGION –to e|f|g "X10 Y10 X30 Y20"