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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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5.4.8. 限制SystemVerilog文件的SystemVerilog功能
Intel® Quartus® Prime Pro Edition综合不允许Verilog HDL文件中的SystemVerilog功能。 其他Quartus软件产品允许使用Verilog HDL(.v)设计文件中SystemVerilog(.sv)功能的子集。为避免 Intel® Quartus® Prime Pro Edition中出现句法错误,请仅使用Verilog HDL文件中的SystemVerilog功能。
要在当前Verilog HDL文件中使用SystemVerilog功能,请将Verilog HDL(.v)文件重命名为 SystemVerilog(.sv)文件。或者,将.qsf中的文件类型按如下实例进行设置:
set_global_assignment -name SYSTEMVERILOG_FILE <file>.v
其他Quartus软件产品 | Intel® Quartus® Prime Pro Edition |
---|---|
对于Example RTL,即使Verilog LRM未定义$clog2功能,综合也会判读.v文件中的$clog2。其他Quartus软件产品允许.v文件中的其他SystemVerilog功能。 | 对于Example RTL,在.v文件中检测到任何非Verilog HDL结构时,综合都会生成句法错误。 Intel® Quartus® Prime Pro Edition综合仅实现.sv文件中的 SystemVerilog功能。 |
Example RTL:
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