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Ixiasoft
4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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4.11.1. 顶层Verilog HDL模块实例
顶层模块中的Verilog HDL ALTFP_MULT通过One Input连接Multiplexer。
module MF_top (a, b, sel, datab, clock, result); input [31:0] a, b, datab; input clock, sel; output [31:0] result; wire [31:0] wire_dataa; assign wire_dataa = (sel)? a : b; altfp_mult inst1 (.dataa(wire_dataa), .datab(datab), .clock(clock), .result(result)); defparam inst1.pipeline = 11, inst1.width_exp = 8, inst1.width_man = 23, inst1.exception_handling = "no"; endmodule