F-Tile JESD204C Intel® FPGA IP设计实例用户指南

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ID 691269
日期 12/13/2021
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1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南 2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南 3. F-Tile JESD204C设计实例的详细描述 4. F-Tile JESD204C Intel® FPGA IP设计实例用户指南文档修订历史
2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构框图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 仿真设计实例测试台 2.5. 编译设计实例 2.6. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. F-Tile JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. F-Tile JESD204C设计实例时钟和复位 3.3. F-Tile JESD204C设计实例信号 3.4. F-Tile JESD204C设计实例控制寄存器 3.5. 系统控制台控制设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. IOPLL 3.1.5. SYSREF生成器 3.1.6. 复位定序器 3.1.7. 3-Wire SPI 3.1.8. 系统PLL 3.1.9. 模式生成器和检查器 3.1.10. F-Tile JESD204C TX和RX IP
3.5. 系统控制台控制设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南
2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南
3. F-Tile JESD204C设计实例的详细描述
4. F-Tile JESD204C Intel® FPGA IP设计实例用户指南文档修订历史

3.1.8. 系统PLL

F-tile有3个板上系统PLL。这些系统PLL是硬IP（MAC、PCS和FEC）和EMIB交叉的主要时钟源。这意味着，您在使用系统PLL时钟模式时，这些块不是由PMA时钟计时，并且不依赖于来自FPGA内核的时钟。每个系统PLL仅生成与一个频率接口相关的时钟。例如，您需要2个系统PLL，其中一个运行1 GHz接口，一个运行500 MHz接口。使用PLL允许您独立使用每个数据通道，并且在一个数据时钟发生变化时不会影响相邻数据通道。

每个系统PLL可使用8个FGT参考时钟中的任何一个。系统PLL可共享一个参考时钟或者使用不同参考时钟。每个接口可选择它需要使用的系统PLL，只是一旦选择，就固定不变，不可使用动态重配置再次重新配置。

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