F-Tile JESD204C Intel® FPGA IP设计实例用户指南

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ID 691269
日期 12/13/2021
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1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南 2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南 3. F-Tile JESD204C设计实例的详细描述 4. F-Tile JESD204C Intel® FPGA IP设计实例用户指南文档修订历史
2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构框图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 仿真设计实例测试台 2.5. 编译设计实例 2.6. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. F-Tile JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. F-Tile JESD204C设计实例时钟和复位 3.3. F-Tile JESD204C设计实例信号 3.4. F-Tile JESD204C设计实例控制寄存器 3.5. 系统控制台控制设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. IOPLL 3.1.5. SYSREF生成器 3.1.6. 复位定序器 3.1.7. 3-Wire SPI 3.1.8. 系统PLL 3.1.9. 模式生成器和检查器 3.1.10. F-Tile JESD204C TX和RX IP
3.5. 系统控制台控制设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南
2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南
3. F-Tile JESD204C设计实例的详细描述
4. F-Tile JESD204C Intel® FPGA IP设计实例用户指南文档修订历史

3.5.1. 电路板连接

在选择的Intel开发套件中运行硬件测试时，请使用正确选择的目标开发套件生成设计实例。

请参阅生成设计中的指导说明。

注： 只有在双工数据通路模式（例如，同时具有TX和RX数据通路）下配置的F-Tile JESD204C Intel® FPGA IP，才能以生成设计的原样对硬件进行测试。如果生成的是单工数据通路设计，则请自行修改设计后再运行硬件测试。
表 22.   Intel® Agilex™ I系列Transceiver-SoC开发套件电路板连接生成的设计具有针对相关电路板的预分配管脚。
端口名称 端口描述 电路板组件 电路板描述
global_rst_n 全局复位 U3C 请参阅 Intel® MAX® 10器件数据表
refclk_core Core PLL参考时钟输入 U19 Si5332时钟生成器(OUT1)
refclk_xcvr 收发器参考时钟输入 U19 Si5332时钟生成器(OUT3)
mgmt_clk 控制平面时钟 U19 Si5332时钟生成器(OUT6)
tx_serial_data TX serial data J9 FMC+连接器(F-tile Bank 12A)
rx_serial_data RX serial data J9 FMC+连接器(F-tile Bank 12A)
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