F-Tile JESD204C Intel® FPGA IP设计实例用户指南

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ID 691269
日期 12/13/2021
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1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南 2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南 3. F-Tile JESD204C设计实例的详细描述 4. F-Tile JESD204C Intel® FPGA IP设计实例用户指南文档修订历史
2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构框图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 仿真设计实例测试台 2.5. 编译设计实例 2.6. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. F-Tile JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. F-Tile JESD204C设计实例时钟和复位 3.3. F-Tile JESD204C设计实例信号 3.4. F-Tile JESD204C设计实例控制寄存器 3.5. 系统控制台控制设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. IOPLL 3.1.5. SYSREF生成器 3.1.6. 复位定序器 3.1.7. 3-Wire SPI 3.1.8. 系统PLL 3.1.9. 模式生成器和检查器 3.1.10. F-Tile JESD204C TX和RX IP
3.5. 系统控制台控制设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南
2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南
3. F-Tile JESD204C设计实例的详细描述
4. F-Tile JESD204C Intel® FPGA IP设计实例用户指南文档修订历史

2.1. 设计实例结构框图

图 2.  F-Tile JESD204C设计实例高级结构框图

此设计实例包括下列模块：

  • Platform Designer系统
    • F-Tile JESD204C Intel® FPGA IP
    • JTAG到Avalon Master桥接
    • Parallel I/O (PIO)控制器
    • Serial Port Interface (SPI)—主模块
    • IOPLL
    • SYSREF生成器
    • Example Design (ED) Control CSR
    • Reset定序器
  • System PLL
  • Pattern生成器
  • Pattern检查器
表 5.  设计实例模块
组件 描述
Platform Designer系统 Platform Designer系统例化F-Tile JESD204C IP数据路径同时支持各种外设。
F-Tile JESD204C Intel® FPGA IP 该Platform Designer字系统包含已例化的TX和RX F-Tile JESD204C IP以及双工PHY。
“JTAG到Avalon”主桥接 该桥接通过JTAG接口提供系统控制台主机访问设计中存储器映射IP。
Parallel I/O (PIO)控制器 该控制器提供的存储器映射接口可用于采样和驱动通用I/O端口。
SPI主模块 该模块负责将配置数据串行传输到转换器端SPI接口。
SYSREF生成器 SYSREF生成器使用链路时钟作为参考时钟并为F-Tile JESD204C IP生成SYSREF脉冲。
注： 该设计实例使用SYSREF生成器来掩饰双工F-Tile JESD204C IP链接初始化。在F-Tile JESD204C子类1系统级应用程序（subclass 1 system level application）中， 必须从与器件时钟相同的源生成SYSREF。
IOPLL 该设计实例使用IOPLL生成用户时钟以将数据发送到F-Tile JESD204C IP中。
ED Control CSR 该模块提供SYSREF检测控制和状态，以及测试模式控制和状态。
Reset定序器 该设计实例包含2个复位定序器：
  • Reset Sequence 0—处理TX/RX Avalon® 流域， Avalon® 存储器映射域，内核PLL，TX PHY，TX内核和SYSREF生成器的复位。
  • Reset Sequence 1—处理RX PHY和RX内核复位。
System PLL F-tile硬IP和EMIB交叉的主要时钟源
Pattern生成器 模式生成器生成PRBS或斜坡模式。
Pattern检查器 模式检查器验证接收到的PRBS或斜坡模式，并在发现发现失配的数据样本时标记为错误。
二级标题