F-Tile JESD204C Intel® FPGA IP设计实例用户指南

下载 PDF
ID 691269
日期 12/13/2021
Public
文档目录
文档目录 x
1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南 2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南 3. F-Tile JESD204C设计实例的详细描述 4. F-Tile JESD204C Intel® FPGA IP设计实例用户指南文档修订历史
2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构框图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 仿真设计实例测试台 2.5. 编译设计实例 2.6. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. F-Tile JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. F-Tile JESD204C设计实例时钟和复位 3.3. F-Tile JESD204C设计实例信号 3.4. F-Tile JESD204C设计实例控制寄存器 3.5. 系统控制台控制设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. IOPLL 3.1.5. SYSREF生成器 3.1.6. 复位定序器 3.1.7. 3-Wire SPI 3.1.8. 系统PLL 3.1.9. 模式生成器和检查器 3.1.10. F-Tile JESD204C TX和RX IP
3.5. 系统控制台控制设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于F-Tile JESD204C Intel® FPGA IP设计实例用户指南
2. F-Tile JESD204C Intel® FPGA IP设计实例快速入门指南
3. F-Tile JESD204C设计实例的详细描述
4. F-Tile JESD204C Intel® FPGA IP设计实例用户指南文档修订历史

2.3.1. 设计实例参数

F-Tile JESD204C Intel® FPGA IP参数编辑器包含一个Example Design选项卡，以便在生成设计实例之前指定具体参数。
表 6.  设计实例选项卡中的参数
参数 选项 描述
Select Design
  • System Console Control
  • None
 选择通过系统控制台访问设计实例数据路径的系统控制台控制。
Simulation On, Off 打开此选项以供IP生成仿真测试台的必要文件。
Synthesis On, Off 打开次选项以便IP生成用于 Intel® Quartus® Prime编译和硬件演示的必要文件。
HDL format（用于仿真）
  • Verilog
  • VDHL
 选择RTL文件的HDL格式以进行仿真。
HDL format（用于综合） Verilog only 选择RTL文件的HDL格式以进行综合。
Generate 3-wire SPI module On, Off

开启此选项使能3-wire SPI接口，而非4-wire接口。
Sysref mode
  • One-shot
  • Periodic
  • Gapped periodic

根据您的设计要求和时序灵活性，选择是否需要SYSREF 对齐为一次性脉冲模式、周期性模式或是间隙周期性模式。

  • One-shot（一次性）—选择该选项使能SYSREF成为一次性脉冲模式。sysref_ctrl[17]寄存器位的值为0。在F-Tile JESD204C IP复位解除置位后，将sysref_ctrl[17]寄存器的值从0改为1，然后再更改为0，实现一次性SYSREF脉冲。
  • Periodic（周期性模式）—周期性模式中的SYSREF有50:50占空比。SYSREF周期是E*SYSREF_MULP。
  • Gapped periodic（间隙周期性模式）—SYSREF具有一个链路时钟周期粒度的可编程占空比。SYSREF周期性模式是E*SYSREF_MULP。对于超出范围的占空比设置，SYSREF生成时钟应该自动推断50:50占空比。
请参阅SYSREF生成器部分了解关于SYSREF周期的更多信息。
Select board
  • None
  • Agilex I-Series Transceiver-SoC Development Kit
 为设计实例选择电路板。
  • None—该选项不包括设计实例的硬件方面。所有管脚分配都将设置为虚拟管脚。
  • Agilex I-Series Transceiver-SoC Development Kit—该选项自动选择工程的目标器件以匹配该开发套件上的此器件。如果您的电路板版本具有不同等级的默认目标器件，就可通过以下Change Target Device参数更改目标器件。
Test Pattern
  • PRBS-7
  • PRBS-9
  • PRBS-15
  • PRBS-23
  • Ramp
 选择模式生成器和检查器测试模式。
  • Pattern Generator—JESD204C支持每个数据采样对应一个PRBS模式生成器。这就意味着数据宽度是N+CS选项。PRBS模式生成器和检查器有助于创建用于测试的数据样本激励，但与ADC/DAC转换器上的PRBS测试模式不兼容。
  • Ramp Pattern Generator—JESD204C链路层正常操作，但是随后传输会被禁用，并且来自格式化程序的输入会被忽略。每个数据通道发送一个相同的八位字节流，从0x00递增到0xFF，然后重复。斜坡模式测试由prbs_test_ctl使能。
  • PRBS Pattern Checker—JESD204C PRBS扰频器为自行同步，预计当IP内核能够解码链路时，扰频seed已经同步。PRBS扰频seed将占用8个八位字节自行初始化。
  • Ramp Pattern Checker—JESD204C加扰为自行同步，预计当IP内核能够解码链路时，扰频seed已经同步。首个有效八位字节作为斜坡初始值加载。后续数据必须递增到0xFF，并翻转到0x00。Ramp模式检查器应该检查所有数据通道中的模式都相同。
Enable internal serial loopback On, Off 选择内部串行环回。
Enable Command Channel On, Off 选择命令通道模式。
相关信息
二级标题