MAX 10时钟和PLL用户指南

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Intel® MAX® 10 FPGAs SupportAltera® FPGA IP Resource and Documentation Collection
ID 683047
日期 2/21/2017
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文档目录
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1. MAX® 10时钟和PLL概述 2. MAX® 10时钟和PLL体系结构及功能 3. MAX® 10时钟和PLL设计考量 4. MAX 10时钟和PLL实现指南 5. ALTCLKCTRL IP内核参考 6. ALTPLL IP内核参考 7. ALTPLL_RECONFIG IP内核参考 8. 内部振荡器 IP内核参考 A. MAX 10时钟和PLL用户指南归档 B. MAX 10时钟和PLL用户指南的文档修订历史
1. MAX® 10时钟和PLL概述 x
1.1. 时钟网络概述 1.2. 内部振荡器概述 1.3. PLL概述
2. MAX® 10时钟和PLL体系结构及功能 x
2.1. 时钟网络体系结构和特性 2.2. 内部振荡器体系结构和特性 2.3. PLL体系结构和特性
2.1. 时钟网络体系结构和特性 x
2.1.1. 全局时钟网络 2.1.2. 时钟管脚介绍 2.1.3. 时钟资源 2.1.4. 全局时钟网络源 2.1.5. 全局时钟控制模块 2.1.6. 全局时钟网络断电 2.1.7. 时钟使能信号
2.3. PLL体系结构和特性 x
2.3.1. PLL体系结构 相位频率检测器（PFD） 电荷泵(CP) 环路滤波器(LF) 压控振荡器（VCO） 后缩放计数器(C) 内部延迟单元 PLL输出 2.3.2. PLL特性 2.3.3. PLL位置 2.3.4. 时钟管脚到PLL的连接 2.3.5. PLL计数器与GCLK的连接 2.3.6. PLL控制信号 2.3.7. 时钟反馈模式 2.3.8. PLL外部时钟输出 2.3.9. PLL的ADC时钟输入 2.3.10. 扩频时钟 2.3.11. PLL可编程参数 2.3.12. 时钟切换 2.3.13. PLL级联 2.3.14. PLL重配置
2.3.7. 时钟反馈模式 x
2.3.7.1. 源同步模式 2.3.7.2. 无补偿模式 2.3.7.3. 标准模式 2.3.7.4. 零延迟缓存模式
2.3.11. PLL可编程参数 x
2.3.11.1. 可编程占空比 2.3.11.2. 可编程带宽 2.3.11.3. 可编程相移
2.3.12. 时钟切换 x
2.3.12.1. 自动时钟切换 2.3.12.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 2.3.12.3. 手动时钟切换
2.3.13. PLL级联 x
2.3.13.1. PLL到PLL级联 2.3.13.2. 计数器到计数器级联
3. MAX® 10时钟和PLL设计考量 x
3.1. 时钟网络设计考量 3.2. 内部振荡器设计考量 3.3. PLL设计考量
3.1. 时钟网络设计考量 x
3.1.1. 指南：时钟使能信号 3.1.2. 指南：连接限制
3.2. 内部振荡器设计考量 x
3.2.1. 指南：连接限制
3.3. PLL设计考量 x
3.3.1. 指南：PLL控制信号 3.3.2. 指南：连接限制 3.3.3. 指南：自复位 3.3.4. 指南：输出时钟 3.3.5. 指南：PLL级联 3.3.6. 指南：时钟切换 3.3.7. 指南：PLL重配置中的.mif流 3.3.8. 指南：PLL重配置的scandone信号
4. MAX 10时钟和PLL实现指南 x
4.1. ALTCLKCTRL IP内核 4.2. ALTPLL IP内核 4.3. ALTPLL_RECONFIG IP内核 4.4. 内部振荡器 IP内核
4.2. ALTPLL IP内核 x
4.2.1. 扩展PLL锁定范围 4.2.2. 使用高级参数的可编程带宽 4.2.3. PLL动态重配置实现 4.2.4. 动态相位配置实现
4.2.3. PLL动态重配置实现 x
4.2.3.1. 后缩放计数器(C0到C4) 4.2.3.2. 扫描链 4.2.3.3. 电荷泵与环路滤波器 4.2.3.4. 旁路PLL计数器
4.2.4. 动态相位配置实现 x
4.2.4.1. 动态相位配置计数器选择 4.2.4.2. 使用高级参数的动态相位配置
4.3. ALTPLL_RECONFIG IP内核 x
4.3.1. 获得资源使用情况报告
5. ALTCLKCTRL IP内核参考 x
5.1. ALTCLKCTRL参数 5.2. ALTCLKCTRL端口和信号
6. ALTPLL IP内核参考 x
6.1. ALTPLL参数 6.2. ALTPLL端口和信号
6.1. ALTPLL参数 x
6.1.1. 操作模式参数设置 6.1.2. PLL控制信号参数设置 6.1.3. 可编程带宽参数设置 6.1.4. 时钟切换参数设置 6.1.5. PLL动态重配置参数设置 6.1.6. 动态相位配置参数设置 6.1.7. 输出时钟参数设置
7. ALTPLL_RECONFIG IP内核参考 x
7.1. ALTPLL_RECONFIG参数 7.2. ALTPLL_RECONFIG端口和信号 7.3. ALTPLL_RECONFIG计数器设置
8. 内部振荡器 IP内核参考 x
8.1. 内部振荡器参数 8.2. 内部振荡器端口和信号
1. MAX® 10时钟和PLL概述
2. MAX® 10时钟和PLL体系结构及功能
3. MAX® 10时钟和PLL设计考量
4. MAX 10时钟和PLL实现指南
5. ALTCLKCTRL IP内核参考
6. ALTPLL IP内核参考
7. ALTPLL_RECONFIG IP内核参考
8. 内部振荡器 IP内核参考
A. MAX 10时钟和PLL用户指南归档
B. MAX 10时钟和PLL用户指南的文档修订历史

2.3.1. PLL体系结构

PLL的主要用途是将压控振荡器(VCO)的相位和频率同步到输入参考时钟。

图 7.  MAX® 10 PLL的高级结构图每一个时钟源均可来自位于器件同一侧作为PLL的两个或四个中的任何时钟管脚。

相位频率检测器（PFD）

PFD有反馈时钟的输入fFB和输入参考时钟fREF。PLL使用PFD对输入参考时钟的上升沿和反馈时钟进行比较。PFD产生一个up或者down信号，决定VCO需要运行在更高还是更低的频率上。

电荷泵(CP)

如果电荷泵接收到up信号上的一个逻辑高电平，那么电流会被驱动到环路滤波器中。如果电荷泵接收到down信号上的一个逻辑高电平，那么电流会从环路滤波器中消耗。

环路滤波器(LF)

环路滤波器将PFD的up和down信号转化成用于偏置VCO的电压。环路滤波器过滤掉电荷泵上的毛刺并防止了电压过冲的发生，从而使VCO上的抖动降到最低。

压控振荡器（VCO）

电荷泵的电压大小决定了VCO运行的快慢。VCO作为一个四阶差分环形振荡器实现。一个分频计数器M被插入到反馈环路来提高VCO频率fVCO到输入参考频率fREF以上。

VCO频率由下面公式计算得到：

fVCO = fREF × M = fIN × M/N ,

其中，fIN是PLL的输入时钟频率，N是预缩放计数器。

VCO频率是一个关键参数，其值必须在600到1,300 MHz之间以确保PLL的正确操作。 Quartus® Prime软件根据您设计中的时钟输出和相移要求将VCO频率自动设置为建议的范围内。

后缩放计数器(C)

VCO输出能够驱动5个后缩放计数器(C0，C1，C2，C3和C4)。这些后缩放计数器使PLL能够产生一组谐波相关的频率。

内部延迟单元

MAX® 10 PLL有内部延迟单元以补偿GCLK网络和I/O缓存上的布线。这些内部延迟是固定的。

PLL输出

MAX® 10 PLL支持高达5个GCLK输出和1个专用外部时钟输出。GCLK网络或者专用外部时钟输出的输出频率fOUT由下面公式计算得到：

fREF = fIN/N和

fOUT = fVCO/C = (fREF × M)/C = (fIN × M)/(N × C),

其中C是C0，C1，C2，C3或C4计数器的设置。

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