MAX 10时钟和PLL用户指南

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ID 683047
日期 2/21/2017
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1. MAX® 10时钟和PLL概述 2. MAX® 10时钟和PLL体系结构及功能 3. MAX® 10时钟和PLL设计考量 4. MAX 10时钟和PLL实现指南 5. ALTCLKCTRL IP内核参考 6. ALTPLL IP内核参考 7. ALTPLL_RECONFIG IP内核参考 8. 内部振荡器 IP内核参考 A. MAX 10时钟和PLL用户指南归档 B. MAX 10时钟和PLL用户指南的文档修订历史
1. MAX® 10时钟和PLL概述 x
1.1. 时钟网络概述 1.2. 内部振荡器概述 1.3. PLL概述
2. MAX® 10时钟和PLL体系结构及功能 x
2.1. 时钟网络体系结构和特性 2.2. 内部振荡器体系结构和特性 2.3. PLL体系结构和特性
2.1. 时钟网络体系结构和特性 x
2.1.1. 全局时钟网络 2.1.2. 时钟管脚介绍 2.1.3. 时钟资源 2.1.4. 全局时钟网络源 2.1.5. 全局时钟控制模块 2.1.6. 全局时钟网络断电 2.1.7. 时钟使能信号
2.3. PLL体系结构和特性 x
2.3.1. PLL体系结构 2.3.2. PLL特性 2.3.3. PLL位置 2.3.4. 时钟管脚到PLL的连接 2.3.5. PLL计数器与GCLK的连接 2.3.6. PLL控制信号 2.3.7. 时钟反馈模式 2.3.8. PLL外部时钟输出 2.3.9. PLL的ADC时钟输入 2.3.10. 扩频时钟 2.3.11. PLL可编程参数 2.3.12. 时钟切换 2.3.13. PLL级联 2.3.14. PLL重配置
2.3.7. 时钟反馈模式 x
2.3.7.1. 源同步模式 2.3.7.2. 无补偿模式 2.3.7.3. 标准模式 2.3.7.4. 零延迟缓存模式
2.3.11. PLL可编程参数 x
2.3.11.1. 可编程占空比 2.3.11.2. 可编程带宽 2.3.11.3. 可编程相移
2.3.12. 时钟切换 x
2.3.12.1. 自动时钟切换 2.3.12.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 2.3.12.3. 手动时钟切换
2.3.13. PLL级联 x
2.3.13.1. PLL到PLL级联 2.3.13.2. 计数器到计数器级联
3. MAX® 10时钟和PLL设计考量 x
3.1. 时钟网络设计考量 3.2. 内部振荡器设计考量 3.3. PLL设计考量
3.1. 时钟网络设计考量 x
3.1.1. 指南：时钟使能信号 3.1.2. 指南：连接限制
3.2. 内部振荡器设计考量 x
3.2.1. 指南：连接限制
3.3. PLL设计考量 x
3.3.1. 指南：PLL控制信号 3.3.2. 指南：连接限制 3.3.3. 指南：自复位 3.3.4. 指南：输出时钟 3.3.5. 指南：PLL级联 3.3.6. 指南：时钟切换 3.3.7. 指南：PLL重配置中的.mif流 3.3.8. 指南：PLL重配置的scandone信号
4. MAX 10时钟和PLL实现指南 x
4.1. ALTCLKCTRL IP内核 4.2. ALTPLL IP内核 4.3. ALTPLL_RECONFIG IP内核 4.4. 内部振荡器 IP内核
4.2. ALTPLL IP内核 x
4.2.1. 扩展PLL锁定范围 4.2.2. 使用高级参数的可编程带宽 4.2.3. PLL动态重配置实现 4.2.4. 动态相位配置实现
4.2.3. PLL动态重配置实现 x
4.2.3.1. 后缩放计数器(C0到C4) 4.2.3.2. 扫描链 4.2.3.3. 电荷泵与环路滤波器 4.2.3.4. 旁路PLL计数器
4.2.4. 动态相位配置实现 x
4.2.4.1. 动态相位配置计数器选择 4.2.4.2. 使用高级参数的动态相位配置
4.3. ALTPLL_RECONFIG IP内核 x
4.3.1. 获得资源使用情况报告
5. ALTCLKCTRL IP内核参考 x
5.1. ALTCLKCTRL参数 5.2. ALTCLKCTRL端口和信号
6. ALTPLL IP内核参考 x
6.1. ALTPLL参数 6.2. ALTPLL端口和信号
6.1. ALTPLL参数 x
6.1.1. 操作模式参数设置 6.1.2. PLL控制信号参数设置 6.1.3. 可编程带宽参数设置 6.1.4. 时钟切换参数设置 6.1.5. PLL动态重配置参数设置 6.1.6. 动态相位配置参数设置 6.1.7. 输出时钟参数设置
7. ALTPLL_RECONFIG IP内核参考 x
7.1. ALTPLL_RECONFIG参数 7.2. ALTPLL_RECONFIG端口和信号 7.3. ALTPLL_RECONFIG计数器设置
8. 内部振荡器 IP内核参考 x
8.1. 内部振荡器参数 8.2. 内部振荡器端口和信号
1. MAX® 10时钟和PLL概述
2. MAX® 10时钟和PLL体系结构及功能
3. MAX® 10时钟和PLL设计考量
4. MAX 10时钟和PLL实现指南
5. ALTCLKCTRL IP内核参考
6. ALTPLL IP内核参考
7. ALTPLL_RECONFIG IP内核参考
8. 内部振荡器 IP内核参考
A. MAX 10时钟和PLL用户指南归档
B. MAX 10时钟和PLL用户指南的文档修订历史

4.2.4. 动态相位配置实现

按照下面步骤执行一个动态相移进阶：

  1. 根据需要设置PHASEUPDOWN和PHASECOUNTERSELECT。
  2. 置位PHASESTEP至少两个SCANCLK周期。每个PHASESTEP脉冲允许一个相移。
  3. PHASEDONE变低后置低PHASESTEP。
  4. 等待PHASEDONE变高。
  5. 按照所需的次数重复步骤1到4来执行多个相移。

PHASEUPDOWN和PHASECOUNTERSELECT信号同步于SCANCLK信号，一定要符合SCANCLK时钟沿的tsu和th要求。

您可以无限制地重复动态相移。举例说明，在一个设计中VCO频率设置为1,000 MHz，输出时钟频率设置为100 MHz，执行40次动态相移(每一次产生125 ps相移)会使输出时钟的相位偏移到180°，也就是说，5 ns的相移。

图 29. 动态相移时序图

PHASESTEP信号在 SCANCLK (a,c)的负边沿上被锁存，并且必须保持至少两个SCANCLK周期的置位状态。PHASEDONE变低后置低PHASESTEP。

PHASESTEP锁存后，在第二个SCANCLK上升沿(b，d)，PHASEUPDOWN和PHASECOUNTERSELECT的值被锁存，PLL开始对指定计数器进行指定方向的动态相位偏移。

PHASEDONE被置低，在第二个上升沿(b,d)与SCANCLK同步，并在PLL完成动态相位偏移前保持在低电平。根据VCO和SCANCLK频率，PHASEDONE低脉冲时间可能大于，也可能小于一个SCANCLK周期。

您可以在 PHASEDONE信号从高变低后执行另一个动态相移。每一个PHASESTEP脉冲使能一个相移。PHASESTEP脉冲必须至少是一个SCANCLK周期。

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