DisplayPort Intel® Agilex™ F-Tile FPGA IP设计示例用户指南

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ID 709308
日期 12/13/2021
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1. DisplayPort Intel FPGA IP设计示例快速入门指南 2. 并行环回设计示例 3. DisplayPort Intel® Agilex™ F-tile FPGA IP设计示例用户指南文档修订历史
1. DisplayPort Intel FPGA IP设计示例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和仿真设计 1.6. DisplayPort Intel FPGA IP设计示例参数
2. 并行环回设计示例 x
2.1. Intel® Agilex™ F-tile DisplayPort SST并行环回设计特性 2.2. 时钟方案 2.3. 仿真测试台
1. DisplayPort Intel FPGA IP设计示例快速入门指南
2. 并行环回设计示例
3. DisplayPort Intel® Agilex™ F-tile FPGA IP设计示例用户指南文档修订历史

1.4. 仿真设计

DisplayPort Intel® FPGA IP设计示例测试台仿真一个从TX实例到RX实例的串行环回设计。内部视频模式生成器模块驱动DisplayPort TX实例，RX实例视频输出连接到测试台中的CRC checkers。
图 4. 设计仿真流程
  1. 去到Synopsys simulator文件夹，选择VCS。
  2. 运行仿真脚本。
    Source vcs_sim.sh
  3. 此脚本执行Quartus TLG，在仿真器中编译并运行测试台。
  4. 分析结果。
成功的仿真以Source和Sink SRC比较结束。
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