DisplayPort Intel® Agilex™ F-Tile FPGA IP设计示例用户指南

下载 PDF
ID 709308
日期 12/13/2021
Public
文档目录
文档目录 x
1. DisplayPort Intel FPGA IP设计示例快速入门指南 2. 并行环回设计示例 3. DisplayPort Intel® Agilex™ F-tile FPGA IP设计示例用户指南文档修订历史
1. DisplayPort Intel FPGA IP设计示例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和仿真设计 1.6. DisplayPort Intel FPGA IP设计示例参数
2. 并行环回设计示例 x
2.1. Intel® Agilex™ F-tile DisplayPort SST并行环回设计特性 2.2. 时钟方案 2.3. 仿真测试台
1. DisplayPort Intel FPGA IP设计示例快速入门指南
2. 并行环回设计示例
3. DisplayPort Intel® Agilex™ F-tile FPGA IP设计示例用户指南文档修订历史

2.2. 时钟方案

时钟方案显示了DisplayPort Intel FPGA IP设计示例中的时钟域。

图 7.  Intel® Agilex™ F-tile DisplayPort收发器时钟方案
表 4.  时钟方案信号
图中的时钟 说明
SysPLL refclk

F-tile System PLL参考时钟，可被System PLL分频的任何时钟频率 。

在此设计示例中，system_pll_clk_link和rx/tx refclk_link共享同一个SysPLL refclk (150Mhz)。

在连接相应输出端口到DisplayPort Phy Top之前，此时钟必须是一个自由运行时钟，从专用收发器参考时钟管脚连接到Reference and System PLL Clocks IP的输入时钟端口。
system_pll_clk_link

支持所有DisplayPort速率的最小System PLL输出频率是320Mhz。

此设计示例使用900 Mhz (最高)输出频率，以便SysPLL refclk可以与150 Mhz的rx/tx refclk_link共享。

rx_cdr_refclk_link /

tx_pll_refclk_link 		Rx CDR和Tx PLL Link refclk固定为150 Mhz以支持所有DisplayPort数据速率。

rx_ls_clkout /

tx_ls_clkout

DisplayPort Link Speed Clock to clock DisplayPort IP core。频率等于数据速率除以并行数据宽度。

Example:

Frequency = data rate / data width

= 8.1G (HBR3) / 40bits

= 202.5 Mhz
二级标题