DisplayPort Intel® Agilex™ F-Tile FPGA IP设计示例用户指南

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ID 709308
日期 12/13/2021
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1. DisplayPort Intel FPGA IP设计示例快速入门指南 2. 并行环回设计示例 3. DisplayPort Intel® Agilex™ F-tile FPGA IP设计示例用户指南文档修订历史
1. DisplayPort Intel FPGA IP设计示例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和仿真设计 1.6. DisplayPort Intel FPGA IP设计示例参数
2. 并行环回设计示例 x
2.1. Intel® Agilex™ F-tile DisplayPort SST并行环回设计特性 2.2. 时钟方案 2.3. 仿真测试台
1. DisplayPort Intel FPGA IP设计示例快速入门指南
2. 并行环回设计示例
3. DisplayPort Intel® Agilex™ F-tile FPGA IP设计示例用户指南文档修订历史

2.1. Intel® Agilex™ F-tile DisplayPort SST并行环回设计特性

SST并行环回设计示例演示在没有静态速率上的Pixel Clock Recovery (PCR)的一个从DisplayPort sink到DisplayPort source的单个视频流传输。
图 6. 没有PCR的 Intel® Agilex™ F-tile DisplayPort SST并行环回
  • 在此变体中，DisplayPort source的参数TX_SUPPORT_IM_ENABLE已开启并使用视频图像接口。
  • DisplayPort sink从外部视频源(例如GPU)接收视频或音频流，并将其解码成并行视频接口。
  • DisplayPort sink视频输出直接驱动DisplayPort source视频接口，并在传输到显示器之前解码到DisplayPort主链路。
  • IOPLL以固定频率驱动DisplayPort sink和source视频时钟。
  • 如果DisplayPort sink和source的MAX_LINK_RATE参数配置成HBR3，PIXELS_PER_CLOCK配置成Quad，那么视频时钟运行在300 MHz以支持8Kp30像素速率(1188/4 = 297 MHz)。
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