DisplayPort Intel® Agilex™ F-Tile FPGA IP设计示例用户指南

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ID 709308
日期 12/13/2021
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1. DisplayPort Intel FPGA IP设计示例快速入门指南 2. 并行环回设计示例 3. DisplayPort Intel® Agilex™ F-tile FPGA IP设计示例用户指南文档修订历史
1. DisplayPort Intel FPGA IP设计示例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和仿真设计 1.6. DisplayPort Intel FPGA IP设计示例参数
2. 并行环回设计示例 x
2.1. Intel® Agilex™ F-tile DisplayPort SST并行环回设计特性 2.2. 时钟方案 2.3. 仿真测试台
1. DisplayPort Intel FPGA IP设计示例快速入门指南
2. 并行环回设计示例
3. DisplayPort Intel® Agilex™ F-tile FPGA IP设计示例用户指南文档修订历史

1.6. DisplayPort Intel FPGA IP设计示例参数

表 2.   Intel® Agilex™ F-tile器件的DisplayPort Intel FPGA IP设计示例参数
参数 值 说明
Available Design Example
Select Design
  • None
  • DisplayPort SST Parallel Loopback without PCR
 选择要生成的设计示例。
  • None: 没有设计示例可用于当前的参数选择。
  • DisplayPort SST Parallel Loopback without PCR: 当开启Enable Video Input Image Port parameter时，此设计示例显示没有Pixel Clock Recovery (PCR)模块的从DisplayPort sink到DisplayPort source的并行环回。
Design Example Files
Simulation On, Off 打开此选项以生成仿真测试台所需的文件。
Synthesis On, Off 打开此选项以生成Intel Quartus Prime编译和硬件设计所需的文件。
Generated HDL Format
Generate File Format Verilog, VHDL 对生成的设计示例文件集选择所需的HDL格式。
注： 此选项仅决定生成的顶层IP文件的格式。所有其他文件(例如：示例测试台和硬件演示的顶层文件)都是Verilog HDL格式。
Target Development Kit
Select Board
  • No Development Kit
  • Intel Agilex I-Series Development Kit
 为目标设计示例选择开发板。
  • No Development Kit：此选项不包括设计示例所有硬件方面。IP core将所有管脚约束设置成虚拟管脚。
  • Intel Agilex I-Series FPGA Development Kit：此选项自动选择工程的目标器件以匹配此开发套件上的器件。您可能需要更改使用Change Target Device参数的目标器件， 如果您的开发板版本对应不同的器件版本。IP core根据开发套件进行所有管脚约束。
    注： 在此Quartus发布中，Preliminary Design Example没有在硬件上进行功能性验证。
  • Custom Development Kit：此选项允许在第三方软件上通过Intel FPGA对设计示例进行测试。但您可能需要自行设置管脚约束。
Target Device
Change Target Device On, Off 打开此选项并根据开发套件选择您需要的器件版本。
二级标题