AN 835: PAM4信令基础

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ID 683852
日期 3/12/2019
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1. 引言 2. CEI-56G-MR发送器 3. CEI-56G-MR-PAM4接口详细信息 4. CEI-56G-MR-PAM4接收器 5. PAM4链路案例研究 6. 中距离(MR) PAM4系统设计研究 7. 词汇表和首字母缩写词 8. 参考文献 9. AN 835：PAM4信令基础的文档修订历史
1. 引言 x
1.1. NRZ基础 1.2. 使用PAM4编码方案的标准 1.3. CEI-56G互连范围和应用距离
1.3. CEI-56G互连范围和应用距离 x
1.3.1. VSR (Very Short Reach) Chip-to-Module (VSR(很短距离)芯片到模块) 1.3.2. MR (Mid-Range Reach) - Chip to Chip Within a PCBA(MR(中程距离)-PCBA中的芯片到芯片) 1.3.3. LR (Long Reach) - Chip to Chip Across a Backplane/Midplane or a Cable(LR(长距离)-背叛/中板或者电缆上的芯片到芯片)
2. CEI-56G-MR发送器 x
2.1. 命名约定 2.2. 眼高(EH6)和眼宽(EW6) 2.3. 眼线性(Eye Linearity) 2.4. 电气特性 2.5. PAM4抖动方法 2.6. TX预加重方法
2.4. 电气特性 x
2.4.1. 发送器特征 2.4.2. 发送器回波损耗(Transmitter Return Loss) 2.4.3. 发送器线性(RLM) 2.4.4. 信噪比(SNDR)
3. CEI-56G-MR-PAM4接口详细信息 x
3.1. COM介绍 3.2. 标准通道规范COM 3.3. 信息通道插入损耗 3.4. 信息通道回波损耗
3.1. COM介绍 x
3.1.1. 背板测量
4. CEI-56G-MR-PAM4接收器 x
4.1. 分析PAM4信号的挑战 4.2. PAM4接收器体系结构 4.3. 均衡技术 4.4. CEI-56G-MR-PAM4接收器详细信息
4.2. PAM4接收器体系结构 x
4.2.1. 模拟与数字接收器 4.2.2. Slicer(限幅器) 4.2.3. 时钟和数据恢复(CDR)
4.4. CEI-56G-MR-PAM4接收器详细信息 x
4.4.1. 电气特性 4.4.2. 接收器输入回波损耗 4.4.3. 接收器干扰容限 4.4.4. 接收器抖动容限
5. PAM4链路案例研究 x
5.1. OIF_Stressed 5.2. OIF_Compliant
5.1. OIF_Stressed x
5.1.1. 通道特征 5.1.2. 使用Advanced Link Analyzer的OIF_Stressed PAM4链路仿真
5.2. OIF_Compliant x
5.2.1. 通道特征 5.2.2. 使用Advanced Link Analyzer的OIF_Compliant PAM4链路仿真
6. 中距离(MR) PAM4系统设计研究 x
6.1. 系统功率 6.2. 系统成本 6.3. 电路板空间 6.4. 结论
1. 引言
2. CEI-56G-MR发送器
3. CEI-56G-MR-PAM4接口详细信息
4. CEI-56G-MR-PAM4接收器
5. PAM4链路案例研究
6. 中距离(MR) PAM4系统设计研究
7. 词汇表和首字母缩写词
8. 参考文献
9. AN 835：PAM4信令基础的文档修订历史

6.4. 结论

与相同的NRZ解决方案相比，PAM4明显减少了收发器的数量(TX/ RX数量的1/2)，从而明显地提供了功率，占用空间(footprint)和成本优势。

然而，由于功耗集中在较小的占用空间上，因此使用PAM4的系统设计人员需要仔细规划功耗方案。请参考 Intel® Stratix® 10器件设计指南来了解关于如何规划设计的信息。

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