串行数字接口 II IP 支持中心

本页面所整理的类别与串行数字接口 II 系统设计流程一对应。

您将找到有关如何规划、选择、设计、实施和验证面向 Agilex™ 7、Agilex™ 5、Stratix® 10 SoC、Arria® 10 SoC、Cyclone® 10 GX SoC、Cyclone® 10 LP SoC、Arria® V SoC Cyclone® V SoC 设备的串行数字接口 II IP 内核的信息。另外，还有如何启动系统以及调试串行数字接口 II IP 设计的指南。

获取对 Agilex™ 7 FPGA接口协议设计和Agilex™ 5 FPGA接口协议设计， 以及关键 关键资源和文档的标准开发流程的分步指导之旅。

对于其他设备，请搜索 设备和产品支持集合。

1.设备和 IP 选择

SDI II FPGA IP 支持哪些特性？

我应使用哪个 FPGA 设备产品家族？

什么是 SDI II FPGA IP 内核FPGA资源利用率？

2.设计流程和 IP 集成

文档

如何生成 SDI II FPGA IP 内核？

如何生成 SDI II FPGA IP 设计示例？

以下链接提供了如何从 Quartus® Prime 软件生成 SDI II FPGA IP 设计示例的分步说明：

如何编译和测试设计？

对于 Agilex™、Stratix® 10、Arria® 10 和 Cyclone® 10 GX 器件，编译和测试 SDI II FPGA IP 设计的步骤可在以下 SDI II FPGA IP 设计示例用户指南的 “ 编译和测试设计”：

如何执行 SDI II FPGA IP 功能仿真？

对于 Agilex™ F-tile、Stratix®、Arria® 10 和 Cyclone® 10 GX 设备，下面列出了生成 SDI II FPGA IP 功能仿真的步骤：

3.主板设计和功耗管理

引脚连接指南

线路图审查

电源管理

散热功耗管理

功率排序

开发套件

5.调试

常见问题解答

确保在 SDI II FPGA IP 参数编辑器中启用选项“CRC 错误输出”以使 CRC 值正确（不适用于 SD-SDI）。

您可以参考 SDI II FPGA IP 用户指南第 5.3.1 节。插入线路用于正确地插入线路。

确保让时钟信号频率与正确的板载时钟频率建立良好关系。例如，如果 SDI Tx PLL 参考时钟信号配置为 148.5 MHz，那么也使用 148.5 MHz 时钟芯片连接到 SDI Tx PLL 参考时钟信号。

对于串行环回示例设计，客户可以在 <示例设计文件夹>\hwtest\tpg_ctrl.tcl 目录下的 .tcl 文件中看到受支持的所有视频分辨率。对于并行环回示例设计，虽然此 .tcl 文件无法使用，但客户仍然可以在 SMPTE 规格中访问受支持的所有视频分辨率。

还在寻找设计示例吗？

在 FPGA 设计商店中搜索 SDI II 设计示例。

仍有疑问？

在 FPGA 知识库中搜索 SDI II IP 内核。

如欲了解更多信息，请搜索以下资源： 文档、 培训课程、 视频、 设计示例和 知识库。

相关链接