介绍
英特尔® Arria® 10 FPGA SDI II 参考设计展示了利用外部压控晶体振荡器 （VCXO） 的多速率（高达 12G-SDI）直通视频数据。该设计使用了关键的视频和图像处理套件 （VIP） 英特尔 FPGA IP内核，例如时钟视频输入 II （CVI II） 英特尔 FPGA IP、时钟视频输出 II （CVO II） 英特尔 FPGA IP、帧缓冲区 II （VFB II） 英特尔 FPGA IP和交换机 II 英特尔 FPGA IP等用于直通实现。
IP 内核
(47)
| IP 内核 | IP 内核类别 |
|---|---|
| Top level generated instrumentation fabric | Debug & Performance |
| Altera Arria 10 XCVR Reset Sequencer | Other |
| Nios II Gen2 Processor | NiosII |
| Nios II Gen2 Processor Unit | NiosII |
| On-Chip Memory (RAM or ROM) | OnChipMemory |
| Arria 10 External Memory Interfaces | ExternalMemoryInterfaces |
| EMIF Core Component for 20nm Families | ExternalMemoryInterfaces |
| EMIF Error Correction Code (ECC) Component | Internal Components |
| EMIF Error Correction Code (ECC) Component for Arria 10 | Internal Components |
| Arria 10 External Memory Interfaces Debug Component | ExternalMemoryInterfaces |
| alt_mem_if JTAG to Avalon Master Bridge | BridgesAndAdaptors |
| Avalon-ST JTAG Interface | QsysInterconnect |
| Avalon-ST Packets to Bytes Converter | QsysInterconnect |
| Avalon-ST Channel Adapter | QsysInterconnect |
| Avalon Packets to Transaction Converter | QsysInterconnect |
| Avalon-ST Timing Adapter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Reset Controller | QsysInterconnect |
| Avalon-ST Bytes to Packets Converter | QsysInterconnect |
| MM Interconnect | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| Avalon-MM Pipeline Bridge | QsysInterconnect |
| JTAG UART | ConfigurationProgramming |
| System ID Peripheral | Other |
| Clocked Video Input II (4K Ready) | AudioVideo |
| Video and Image Processing Suite | Other |
| Clocked Video Output II (4K Ready) | AudioVideo |
| Video Input Bridge | AudioVideo |
| alt_vip_cvo_core | AudioVideo |
| Switch II (4K Ready) | Video and Image Processing |
| Frame Buffer II (4K Ready) | AudioVideo |
| Interval Timer | Peripherals |
| Memory-Mapped Demultiplexer | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
| Avalon-ST Handshake Clock Crosser | QsysInterconnect |
| Avalon-MM Master Agent | QsysInterconnect |
| Avalon-MM Slave Agent | QsysInterconnect |
| Memory-Mapped Router | QsysInterconnect |
| IRQ Mapper | QsysInterconnect |
| IRQ Clock Crosser | QsysInterconnect |
| ALTCLKCTRL | ClocksPLLsResets |
| Arria 10 Transceiver Native PHY | TransceiverPHY |
| Transceiver PHY Reset Controller | TransceiverPHY |
| SDI II | TransceiverPHY |
| Arria 10 FPLL | ClocksPLLsResets |
| Altera IOPLL | ClocksPLLsResets |
详细说明
在 Quartus Prime 软件 GUI（14.1 及更高版本）中准备设计模板
注意：下载设计示例后，必须准备设计模板。您下载的文件为 <project>.par 文件，其中包含设计文件的压缩版本（类似于 .qar 文件）和描述项目的元数据。这些信息的组合构成了一个<项目>.par文件。在版本 16.0 或更高版本中，您只需双击 <project>.par 文件，Quartus 就会启动该项目。
显示项目模板的第二种方法是通过新建项目向导（文件 -> 新建项目向导）。在第一个面板上输入项目名称和文件夹后，第二个面板将要求您指定空项目或项目模板。选择项目模板。您将看到您之前已加载的设计模板项目列表以及包含各种开发套件的引脚分配和设置的各种“基准引脚分配设计”。如果在列表中没有看到您的设计模板，请单击下面圈出的 安装设计模板 的链接：
浏览至您下载的 <project>.par 文件，单击 Next（下一步），然后单击 Finish，您的设计模板将安装并显示在 Quartus 的 Project Navigator 窗格中。
注意：将设计作为设计模板存储在设计商店中时，之前已针对所述版本的 Quartus 软件进行了回归测试。回归可确保设计模板通过 Quartus 设计流程中的分析/合成/适配/装配步骤。
在 Quartus Prime 软件命令行中准备设计模板
在命令行中，键入以下命令：
quartus_sh --platform_install -package <project directory>/<project>.par
该过程完成后，键入：
quartus_sh --platform -name <project>
注意：
* ACDS 版本：19.2.0 专业版