L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

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Intel® Stratix® 10 FPGAs and SoC FPGAs Support
ID 683667
日期 11/11/2021
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文档目录
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1. 介绍 2. 快速入门指南 3. 接口概述 4. 参数 5. 使用IP Core进行设计 6. 块描述 7. 寄存器 8. DMA描述符控制器的编程模型 9. Avalon® -MM根端口的编程模型 10. Avalon-MM测试台和设计实例 11. 故障排查与观察链路 A. PCI Express核架构 B. 根端口枚举 C. 文档修订历史
1. 介绍 x
1.1. Avalon-MM Interface for PCIe 1.2. 功能特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 建议的逻辑架构速度等级 1.6. 性能和资源利用 1.7. 收发器Tile 1.8. PCI Express IP核封装布局 1.9. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例并对器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序
3. 接口概述 x
3.1. 内部例化描述符控制器时的Avalon-MM DMA接口 3.2. 外部例化描述符控制器时的Avalon-MM DMA接口 3.3. 其他Avalon-MM接口 3.4. 时钟和复位 3.5. 系统接口
3.3. 其他Avalon-MM接口 x
3.3.1. Avalon-MM主接口 3.3.2. Avalon-MM从接口 3.3.3. 控制寄存器访问（CRA）Avalon-MM从接口
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器（Base Address Register） 4.3. 器件识别寄存器（Device Identification Register） 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能 4.4.2. 链路Capability 4.4.3. MSI和MSI-X Capability 4.4.4. 插槽Capability 4.4.5. 电源管理 4.4.6. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)
5. 使用IP Core进行设计 x
5.1. 生成（Generation） 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 通道布局和PLL使用
6. 块描述 x
6.1. 接口
6.1. 接口 x
6.1.1. Intel® Stratix® 10 DMA Avalon-MM DMA接口到Application Layer（应用层） 6.1.2. Avalon-MM接口到Application Layer（应用层） 6.1.3. 时钟和复位 6.1.4. 中断 6.1.5. Flush请求 6.1.6. 串行数据，PIPE，状态，重配置和测试接口
6.1.1. Intel® Stratix® 10 DMA Avalon-MM DMA接口到Application Layer（应用层） x
6.1.1.1. 内部例化时的描述符控制器接口 6.1.1.2. 写DMA Avalon-MM主端口 6.1.1.3. 外部例化时的描述符控制器接口
6.1.1.1. 内部例化时的描述符控制器接口 x
6.1.1.1.1. Read Data Mover 6.1.1.1.2. 读描述符控制器Avalon-MM主接口 6.1.1.1.3. 写描述符控制器Avalon-MM主接口 6.1.1.1.4. 写描述符列表Avalon-MM从接口 6.1.1.1.5. 写描述符列表Avalon-MM从接口
6.1.1.3. 外部例化时的描述符控制器接口 x
6.1.1.3.1. Avalon® -ST描述符源
6.1.2. Avalon-MM接口到Application Layer（应用层） x
6.1.2.1. 突发和非突发 Avalon® -MM模块信号 6.1.2.2. 非突发从模块 6.1.2.3. 32-bit控制寄存器访问（CRA） Slave信号 6.1.2.4. 突发从模块
6.1.3. 时钟和复位 x
6.1.3.1. 时钟 6.1.3.2. 复位
6.1.4. 中断 x
6.1.4.1. 端点的MSI中断 6.1.4.2. Legacy中断
6.1.6. 串行数据，PIPE，状态，重配置和测试接口 x
6.1.6.1. 串行数据接口 6.1.6.2. PIPE接口 6.1.6.3. Hard IP状态接口 6.1.6.4. Hard IP重配置 6.1.6.5. 测试接口
7. 寄存器 x
7.1. 配置空间寄存器 7.2. Avalon-MM DMA桥寄存器
7.1. 配置空间寄存器 x
7.1.1. 寄存器访问定义 7.1.2. PCI配置头（header）寄存器 7.1.3. PCI Express Capability结构 7.1.4. Intel定义的VSEC Capability头 7.1.5. 不可纠正的内部错误状态寄存器 7.1.6. 不可纠正的内部错误掩码寄存器 7.1.7. 可纠正的内部错误状态寄存器 7.1.8. 可纠正的内部错误掩码寄存器
7.1.4. Intel定义的VSEC Capability头 x
7.1.4.1. Intel定义的供应商特定Header 7.1.4.2. Intel Marker 7.1.4.3. JTAG Silicon ID 7.1.4.4. 用户可配置器件和电路板ID
7.2. Avalon-MM DMA桥寄存器 x
7.2.1. PCI Express Avalon-MM桥寄存器映射 7.2.2. DMA描述符控制器寄存器
7.2.1. PCI Express Avalon-MM桥寄存器映射 x
7.2.1.1. Avalon-MM到PCI Express中断状态寄存器 7.2.1.2. Avalon-MM到PCI Express中断使能寄存器 7.2.1.3. 高性能Avalon-MM 32位从模块的地址映射 7.2.1.4. PCI Express到端点的Avalon-MM中断状态和使能寄存器 7.2.1.5. PCI Express配置信息寄存器
7.2.2. DMA描述符控制器寄存器 x
7.2.2.1. 读DMA内部描述符控制器寄存器 7.2.2.2. 写DMA内部描述符控制器寄存器
8. DMA描述符控制器的编程模型 x
8.1. 读DMA实例 8.2. 写DMA实例 8.3. 同时间读写DMA的软件编程 8.4. Read DMA和Write DMA描述符格式
9. Avalon® -MM根端口的编程模型 x
9.1. 根端口TLP数据控制和状态寄存器 9.2. 发送一个TLP 9.3. 接收Non-Posted完成TLP 9.4. 使用CRA接口读写BAR0的实例
10. Avalon-MM测试台和设计实例 x
10.1. Avalon-MM Endpoint测试台 10.2. Endpoint设计实例 10.3. Avalon® -MM测试驱动器模块 10.4. 根端口BFM 10.5. BFM处理过程与函数
10.2. Endpoint设计实例 x
10.2.1. BAR设置
10.4. 根端口BFM x
10.4.1. 概述 10.4.2. 对Application Layer发布Read和Write事务 10.4.3. 根端口和端点的配置(Configuration of Root Port and Endpoint ) 10.4.4. 配置空间总线和器件编号 10.4.5. BFM存储器映射
10.5. BFM处理过程与函数 x
10.5.1. ebfm_barwr规程 10.5.2. ebfm_barwr_imm处理过程 10.5.3. ebfm_barrd_wait处理过程 10.5.4. ebfm_barrd_nowt处理过程 10.5.5. ebfm_cfgwr_imm_wait处理过程 10.5.6. ebfm_cfgwr_imm_nowt处理过程 10.5.7. ebfm_cfgrd_wait处理过程 10.5.8. ebfm_cfgrd_nowt处理过程 10.5.9. BFM配置处理过程 10.5.10. BFM共享存储器访问处理过程 10.5.11. BFM日志和消息处理过程 10.5.12. Verilog HDL格式化函数
10.5.9. BFM配置处理过程 x
10.5.9.1. ebfm_cfg_rp_ep处理过程 10.5.9.2. ebfm_cfg_decode_bar处理过程
10.5.10. BFM共享存储器访问处理过程 x
10.5.10.1. 共享存储器常量 10.5.10.2. shmem_write任务 10.5.10.3. shmem_read函数 10.5.10.4. shmem_display Verilog HDL函数 10.5.10.5. shmem_fill处理过程 10.5.10.6. shmem_chk_ok函数
10.5.11. BFM日志和消息处理过程 x
10.5.11.1. ebfm_display Verilog HDL函数 10.5.11.2. ebfm_log_stop_sim Verilog HDL函数 10.5.11.3. ebfm_log_set_suppressed_msg_mask任务 10.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 10.5.11.5. ebfm_log_open Verilog HDL函数 10.5.11.6. ebfm_log_close Verilog HDL函数
10.5.12. Verilog HDL格式化函数 x
10.5.12.1. himage1 10.5.12.2. himage2 10.5.12.3. himage4 10.5.12.4. himage8 10.5.12.5. himage16 10.5.12.6. dimage1 10.5.12.7. dimage2 10.5.12.8. dimage3 10.5.12.9. dimage4 10.5.12.10. dimage5 10.5.12.11. dimage6 10.5.12.12. dimage7
11. 故障排查与观察链路 x
11.1. 故障排查 11.2. PCIe链路检查工具概述
11.1. 故障排查 x
11.1.1. Polling.Active状态后仿真进程失败 11.1.2. 硬件启动问题 11.1.3. 链路训练 11.1.4. 使用第三方PCIe分析程序
11.2. PCIe链路检查工具概述 x
11.2.1. PCIe* Link Inspector硬件
11.2.1. PCIe* Link Inspector硬件 x
11.2.1.1. 使能 PCIe* Link Inspector 11.2.1.2. 启动 PCIe* Link Inspector 11.2.1.3. PCIe* Link Inspector LTSSM监控工具 11.2.1.4. 访问配置空间和收发器寄存器 11.2.1.5. 其他状态命令
11.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
11.2.1.3.1. LTSSM监控寄存器 11.2.1.3.2. ltssm_save2file <file_name> 11.2.1.3.3. ltssm_file2console 11.2.1.3.4. ltssm_debug_check 11.2.1.3.5. ltssm_display <num_states> 11.2.1.3.6. ltssm_save_oldstates
11.2.1.4. 访问配置空间和收发器寄存器 x
11.2.1.4.1. PCIe* Link Inspector命令 11.2.1.4.2. NPDME PLL和通道命令 11.2.1.4.3. 寄存器地址映射
11.2.1.5. 其他状态命令 x
11.2.1.5.1. 显示PLL锁定和校准状态寄存器
A. PCI Express核架构 x
A.1. 事务层（Transaction Layer） A.2. 数据链路层（Data Link Layer） A.3. 物理层（Physical Layer）
C. 文档修订历史 x
C.1. L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南
1. 介绍
2. 快速入门指南
3. 接口概述
4. 参数
5. 使用IP Core进行设计
6. 块描述
7. 寄存器
8. DMA描述符控制器的编程模型
9. Avalon® -MM根端口的编程模型
10. Avalon-MM测试台和设计实例
11. 故障排查与观察链路
A. PCI Express核架构
B. 根端口枚举
C. 文档修订历史

9.4. 使用CRA接口读写BAR0的实例

可使用CRA接口发送TLP请求。TLP Header的Fmt和Type字段提供了用于确定TLP Header剩余部分大小所需的信息，以及数据包是否包含随着该Header而加载的数据。

图 67. TLP头格式

CRA接口使用地址为0x2000和0x2004的寄存器发送TLP，并使用地址为0x2008和0x200C的寄存器查看Completion状态。请参阅表格“根端口TLP数据寄存器”了解有关这些寄存器的更多详细信息。

以下是如何使用Type 0配置TLP从BAR0读取并对其写入的实例。
  1. 使用CRA接口，通过如下格式的Type 0 配置TLP读取一个未初始化的BAR0：
    要使用CRA接口发送TLP，请按如下步骤：
    1. 将0x0400_0001写入CRA接口地址0x2000。
    2. 将0x0000_0001写入CRA接口地址0x2004 （数据包开头）。
    3. 将0x0000_170F写入CRA接口地址0x2000。
    4. 将0x0000_0000写入CRA接口地址0x2004（继续）。
    5. 将0x0100_0010写入CRA接口地址0x2000。
    6. 将0x0000_0000写入CRA接口地址0x2004（继续）。
    7. 将0x0000_0000写入CRA接口地址0x2000（虚数据 以实现对齐）。
    8. 将0x0000_0002写入CRA接口地址0x2004（数据包结尾）。

    查看使用CRA接口相应的Completion。Completion TLP有4个双字，首3个双字（如下所示），紧接着是未初始化的BAR0值（为0xFFEF0010，如下图）的一个双字。

    要使用CRA接口读取Completion，请按照以下步骤：
    1. 保持读取CRA接口地址0x200C直到位[0] = 0x1（显示Completion数据包已到达，您可在下一步骤中接收SOP）。
    2. 读取CRA接口地址0x2008。本实例中读数据值为0x4A00_0001。
    3. 读CRA接口地址0x200C。本实例中，位[1:0] = 0，表示下一步骤中读取的值仍然位于数据包当中。
    4. 读CRA接口地址0x2008。读数据值是0x0100_0004。
    5. 读CRA接口地址0x200C。本实例中，位[1:0] = 0，表示下一步骤中读取的值仍然位于数据包当中。
    6. 读CRA接口地址0x2008。读数据值是0x00001700。
    7. 读CRA接口地址0x200C。本实例中，位[1:0] = 2，表示下一步骤中读取的值是数据包的EOP。
    8. 读CRA接口地址0x2008。读数据值是BAR0的未初始化值0xFFEF0010。
  2. 使用CRA接口，通过如下格式的Type 0配置TLP初始化具有0xFFFF_FFFF的BAR0：
    要使用CRA接口发送TLP，请按照以下步骤：
    1. 将0x0400_0001写入CRA接口地址0x2000。
    2. 将0x0000_0001写入CRA接口地址0x2004（数据包开头）。
    3. 将0x0000_110F写入CRA接口地址0x2000。
    4. 将0x0000_0000写入CRA接口地址0x2004（继续）。
    5. 将0x0100_0010写入CRA接口地址0x2000。
    6. 将0x0000_0000写入CRA接口地址0x2004（继续）。
    7. 将0xFFFF_FFFF写入CRA接口地址0x2000。
    8. 将0x0000_0002写入CRA接口地址0x2004（数据包结尾）。

    使用CRA接口查看相应的完成。Completion TLP

    有三个双字，显示如下：

    要使用CRA接口读取Completion， 请按照以下步骤：
    1. 保持读取CRA接口地址0x200C直到位[0] = 0x1（表示Completion数据包已到达，您可在下一个步骤接收SOP）。
    2. 读CRA接口地址0x2008。读数据值为0x0A00_0000。
    3. 读CRA接口地址0x200C。本实例中，位[1:0] = 0，显示为下一步骤中读取的值仍然在数据包当中。
    4. 读CRA接口地址0x2008。读数据值为0x0100_0004。
    5. 读CRA接口地址0x200C。本实例中，位[1:0] = 0，表示下一步骤中读取的值仍然在数据包当中。
    6. 读CRA接口地址0x2008。读数据值是0x00001100。
    7. 读CRA接口地址0x200C。本实例中，位[1:0] = 2，表示下一步骤中读取的值是数据包的EOP。
    8. 读CRA接口地址0x2008。读数据值是BAR0的大小。

将0xFFFF_FFFF写入其中后，可重复步骤1读取BAR0，并重复步骤2配置BAR0地址空间。

使用相同方法配置BAR1，BAR2，BAR3，BAR4和BAR5。

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