用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南

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ID 683544
日期 4/10/2023
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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例 2. 快速入门指南 3. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南存档 4. 用于英特尔FPGA R-tile Avalon® Streaming IP设计实例用户指南文档修订历史
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例 x
1.1. Programmed Input/Output (PIO)设计实例功能描述 1.2. 单根I/O虚拟化（SR-IOV）设计实例功能描述 1.3. 性能设计实例的功能描述 1.4. 硬件和软件要求
1.1. Programmed Input/Output (PIO)设计实例功能描述 x
1.1.1. Credit初始化顺序
1.1.1. Credit初始化顺序 x
1.1.1.1. Credit值初始化和回送 1.1.1.2. Credit分配
2. 快速入门指南 x
2.1. 目录结构 2.2. 生成设计实例 2.3. 仿真设计实例 2.4. Root Port BFM（根端口BFM） 2.5. 编译设计实例 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例
2.3. 仿真设计实例 x
2.3.1. 运行仿真的步骤 2.3.2. 测试台
2.3.1. 运行仿真的步骤 x
2.3.1.1. Siemens EDA QuestaSim* 仿真器 2.3.1.2. VCS* 仿真器 2.3.1.3. VCS* MX仿真器 2.3.1.4. Xcelium* 仿真器
2.3.2. 测试台 x
2.3.2.1. 测试台模块 2.3.2.2. 测试驱动器模块(Test Driver Module) 2.3.2.3. PIO设计实例测试台 2.3.2.4. SR-IOV设计实例测试台
2.4. Root Port BFM（根端口BFM） x
2.4.1. BFM存储器映射 2.4.2. 配置空间总线和器件编号 2.4.3. Root Port和Endpoint的配置 2.4.4. 发布对Application Layer的读和写事务 2.4.5. BFM处理过程与函数
2.4.5. BFM处理过程与函数 x
2.4.5.1. ebfm_barwr处理过程 2.4.5.2. ebfm_barwr_imm处理过程 2.4.5.3. ebfm_barrd_wait处理过程 2.4.5.4. ebfm_barrd_nowt处理过程 2.4.5.5. ebfm_cfgwr_imm_wait处理过程 2.4.5.6. ebfm_cfgwr_imm_nowt处理过程 2.4.5.7. ebfm_cfgrd_wait处理过程 2.4.5.8. ebfm_cfgrd_nowt处理过程 2.4.5.9. BFM配置处理过程 2.4.5.10. BFM共享存储器访问过程 2.4.5.11. BFM日志和消息过程 2.4.5.12. Verilog HDL格式化函数
2.4.5.9. BFM配置处理过程 x
2.4.5.9.1. ebfm_cfg_rp_ep规程 2.4.5.9.2. ebfm_cfg_decode_bar处理过程
2.4.5.10. BFM共享存储器访问过程 x
2.4.5.10.1. 共享存储器常量 2.4.5.10.2. shmem_write任务 2.4.5.10.3. shmem_read函数 2.4.5.10.4. shmem_display Verilog HDL函数 2.4.5.10.5. shmem_fill处理过程 2.4.5.10.6. shmem_chk_ok函数
2.4.5.11. BFM日志和消息过程 x
2.4.5.11.1. ebfm_display Verilog HDL函数 2.4.5.11.2. ebfm_log_stop_sim Verilog HDL函数 2.4.5.11.3. ebfm_log_set_suppressed_msg_mask任务 2.4.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 2.4.5.11.5. ebfm_log_open Verilog HDL函数 2.4.5.11.6. ebfm_log_close Verilog HDL函数
2.4.5.12. Verilog HDL格式化函数 x
2.4.5.12.1. himage1 2.4.5.12.2. himage2 2.4.5.12.3. himage4 2.4.5.12.4. himage8 2.4.5.12.5. himage16 2.4.5.12.6. dimage1 2.4.5.12.7. dimage2 2.4.5.12.8. dimage3 2.4.5.12.9. dimage4 2.4.5.12.10. dimage5 2.4.5.12.11. dimage6 2.4.5.12.12. dimage7
2.7. 运行设计实例 x
2.7.1. 运行PIO设计实例 2.7.2. 运行SR-IOV设计实例 2.7.3. 运行性能设计实例
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例
2. 快速入门指南
3. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南存档
4. 用于英特尔FPGA R-tile Avalon® Streaming IP设计实例用户指南文档修订历史

1.2. 单根I/O虚拟化（SR-IOV）设计实例功能描述

SR-IOV设计实例执行从主机处理器到目标器件的存储器传输。它最多支持两个PF，并且每PF 32个VF。

该设计实例自动创建在英特尔 Quartus Prime软件中进行仿真和编译的必要文件。您可以将已编译的设计下载到 英特尔Agilex® 7 I-Series FPGA Development Kit。

表 6.  SR-IOV所支持配置的设计实例支持级别关键字：S = simulation（仿真），C = compilation（编译），T = timing（时序），H = hardware（硬件），N/A = configuration not supported（不支持配置）。
端口模式 链路宽度 链路速度 数据宽度 (Bits) 设计实例支持 仿真器支持
Endpoint x16 Gen 5 1024 (4 x 256) SCTH5 VCS* , VCS* MX, Siemens* EDA QuestaSim* , Xcelium* 6
N/A N/A N/A N/A
N/A N/A N/A
N/A N/A N/A N/A
N/A N/A N/A
x8 N/A N/A N/A N/A
N/A N/A N/A N/A
N/A N/A N/A
N/A N/A N/A N/A
N/A N/A N/A
x4 N/A N/A N/A N/A
N/A N/A N/A N/A
N/A N/A N/A
N/A N/A N/A N/A
N/A N/A N/A
Root Port N/A N/A N/A N/A N/A
TLP Bypass N/A N/A N/A N/A N/A
PIPE-D N/A N/A N/A N/A N/A
该设计示例包括以下组件：
  • 使用您指定的参数生成的R-Tile Avalon Streaming (Avalon-ST) IP端点变体（DUT）。该组件将接收到的TLP数据驱动到SR-IOV应用程序。
  • SR-IOV应用程序（APPS）组件，它在PCI Express TLP与对片上存储器的简单Avalon-ST写和读之间执行必要的转换。对于SR-IOV APPS组件，存储器读取TLP会生成带有数据的Completion。
  • Reset Release IP。

仿真测试台例化SR-IOV设计实例和Root Port BFM以对接目标Endpoint。

图 8.  Platform Designer SR-IOV设计实例仿真测试台结构框图

测试程序在2个PF和每PF32个VF之中的片上存储器的同一位置写入和读取数据。它将读取的数据与预期结果进行比较。如果没有发生错误，则测试台报告：“Simulation stopped due to successful completion”。

图 9. 用于PCI Express 1X16的R-Tile Avalon-ST IP与SR-IOV设计实例的Platform Designer系统目录
5 在 23.1发布中，用于PCIe的Intel FPGA R-tile Avalon® Streaming IP设计实例具有有限的硬件支持。使用从第2.5节开始的说明进行早期测试并按照流程要求在英特尔Agilex® 7 I-Series Development Kit上运行该设计实例。
6 Xcelium* 仿真器支持仅适用于具有如下OPN编号的器件: AGIx027R29AxxxxR3, AGIx027R29AxxxxR2, AGIx023R18AxxxxR0, AGIx041R29DxxxxR0, AGIx041R29DxxxxR1。有关OPN解码的更多详细信息，请参阅 英特尔Agilex® 7 FPGAs and SoCs Device Overview（FPGA和SoC器件概述）。
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