用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南

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ID 683544
日期 4/10/2023
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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例 2. 快速入门指南 3. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南存档 4. 用于英特尔FPGA R-tile Avalon® Streaming IP设计实例用户指南文档修订历史
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例 x
1.1. Programmed Input/Output (PIO)设计实例功能描述 1.2. 单根I/O虚拟化（SR-IOV）设计实例功能描述 1.3. 性能设计实例的功能描述 1.4. 硬件和软件要求
1.1. Programmed Input/Output (PIO)设计实例功能描述 x
1.1.1. Credit初始化顺序
1.1.1. Credit初始化顺序 x
1.1.1.1. Credit值初始化和回送 1.1.1.2. Credit分配
2. 快速入门指南 x
2.1. 目录结构 2.2. 生成设计实例 2.3. 仿真设计实例 2.4. Root Port BFM（根端口BFM） 2.5. 编译设计实例 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例
2.3. 仿真设计实例 x
2.3.1. 运行仿真的步骤 2.3.2. 测试台
2.3.1. 运行仿真的步骤 x
2.3.1.1. Siemens EDA QuestaSim* 仿真器 2.3.1.2. VCS* 仿真器 2.3.1.3. VCS* MX仿真器 2.3.1.4. Xcelium* 仿真器
2.3.2. 测试台 x
2.3.2.1. 测试台模块 2.3.2.2. 测试驱动器模块(Test Driver Module) 2.3.2.3. PIO设计实例测试台 2.3.2.4. SR-IOV设计实例测试台
2.4. Root Port BFM（根端口BFM） x
2.4.1. BFM存储器映射 2.4.2. 配置空间总线和器件编号 2.4.3. Root Port和Endpoint的配置 2.4.4. 发布对Application Layer的读和写事务 2.4.5. BFM处理过程与函数
2.4.5. BFM处理过程与函数 x
2.4.5.1. ebfm_barwr处理过程 2.4.5.2. ebfm_barwr_imm处理过程 2.4.5.3. ebfm_barrd_wait处理过程 2.4.5.4. ebfm_barrd_nowt处理过程 2.4.5.5. ebfm_cfgwr_imm_wait处理过程 2.4.5.6. ebfm_cfgwr_imm_nowt处理过程 2.4.5.7. ebfm_cfgrd_wait处理过程 2.4.5.8. ebfm_cfgrd_nowt处理过程 2.4.5.9. BFM配置处理过程 2.4.5.10. BFM共享存储器访问过程 2.4.5.11. BFM日志和消息过程 2.4.5.12. Verilog HDL格式化函数
2.4.5.9. BFM配置处理过程 x
2.4.5.9.1. ebfm_cfg_rp_ep规程 2.4.5.9.2. ebfm_cfg_decode_bar处理过程
2.4.5.10. BFM共享存储器访问过程 x
2.4.5.10.1. 共享存储器常量 2.4.5.10.2. shmem_write任务 2.4.5.10.3. shmem_read函数 2.4.5.10.4. shmem_display Verilog HDL函数 2.4.5.10.5. shmem_fill处理过程 2.4.5.10.6. shmem_chk_ok函数
2.4.5.11. BFM日志和消息过程 x
2.4.5.11.1. ebfm_display Verilog HDL函数 2.4.5.11.2. ebfm_log_stop_sim Verilog HDL函数 2.4.5.11.3. ebfm_log_set_suppressed_msg_mask任务 2.4.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 2.4.5.11.5. ebfm_log_open Verilog HDL函数 2.4.5.11.6. ebfm_log_close Verilog HDL函数
2.4.5.12. Verilog HDL格式化函数 x
2.4.5.12.1. himage1 2.4.5.12.2. himage2 2.4.5.12.3. himage4 2.4.5.12.4. himage8 2.4.5.12.5. himage16 2.4.5.12.6. dimage1 2.4.5.12.7. dimage2 2.4.5.12.8. dimage3 2.4.5.12.9. dimage4 2.4.5.12.10. dimage5 2.4.5.12.11. dimage6 2.4.5.12.12. dimage7
2.7. 运行设计实例 x
2.7.1. 运行PIO设计实例 2.7.2. 运行SR-IOV设计实例 2.7.3. 运行性能设计实例
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例
2. 快速入门指南
3. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP设计实例用户指南存档
4. 用于英特尔FPGA R-tile Avalon® Streaming IP设计实例用户指南文档修订历史

1.3. 性能设计实例的功能描述

注：

英特尔 Quartus Prime 23.1发布中，用于PCIe的Intel FGPA R-Tile Avalon Streaming IP 的Performance设计实例中具有有限的硬件测试支持。

该设计实例仅适用于具有如下OPN编号的器件：AGIx027R29AxxxxR3, AGIx027R29AxxxxR2, AGIx023R18AxxxxR0, AGIx041R29DxxxxR0, AGIx041R29DxxxxR1。有关OPN解码的更多详细信息，请参阅 英特尔Agilex® 7 FPGAs and SoCs Device Overview（FPGA和SoC器件概述）。

Performance设计实例执行从用于PCIe的Intel FPGA R-Tile Avalon Streaming IP到主机系统存储器的内存传输。您可以配置End Point Traffic Generator设计实例来发送：
  • Memory Write-only TLPs
  • Memory Read-only TLPs
  • Both Memory Write and Memory Read TLPs

在FPGA Application逻辑中实现了一个流量计数器，用于测量正在生成的流量。为了进行流量测量，在主机端运行的软件应用程序发布存储器读TLP，获取计数器值，并在系统终端上打印生成的流量。软件应用程序对Application逻辑内的控制寄存器执行存储器写，以开始和停止流量。

图 10. Endpoint流量生成器设计实例的高级视图

Performance设计实例包含要在英特尔 Quartus Prime软件中进行编译的所有必要文件。 它支持Gen5 x16，1024-bit接口Hard IP Mode以及500MHz时钟频率。

该设计实例还包括以下组件：
  • 生成的R-Tile Avalon Streaming Hard IP Endpoint变体（DUT）。该组件与PCIe链路另一端的根复合体或交换机交互，并将PCIe链路上的数据转换为Avalon Streaming（Avalon-ST）数据格式。
  • pioperf_multitlp_adapter（Avalon-ST Interface Adapter）模块将Avalon-ST接口的4个数据段转换成Avalon-ST数据的两个单段流。
  • pioperf_rx_diverter模块将Memory Write，Memory Read和Completion TLP从主机分流至各自的目的地以进行进一步处理。
  • pioperf_rx_intf（RX接口）模块解码TLP头和从pioperf_rx_diverter模块来的数据。它还提取构建Completion数据的TLP头所需的信息，例如请求程序ID、标志、属性、Traffic Class（TC，流量类别）和字节计数。
  • pioperf_wr_traffic_gen（Write Traffic Controller）模块根据控制寄存器中的信息产生存储器写入。
  • pioperf_rd_traffic_gen（Read Traffic Controller）模块根据控制寄存器中的信息生成Memory Read TLP。每个Memory Read请求都会受到监视，直到其相应的Completion到达。
  • crdt_intf模块更新DUT和pioperf_multitlp_adapter之间必要的credit以确保对接收和传输的TLP进行适当的流量控制。
  • Reset Release IP 将控制电路保持在复位状态，直到FPGA完全进入用户模式。FPGA置位INIT_DONE输出以表示设备处于用户模式。Reset Release IP生成内部INIT_DONE信号的反转信号以创建nINIT_DONE输出。
图 11. Gen5 x16 Performance设计实例
图 12. R-tile 1x16 Performance设计实例的Platform Designer系统内容
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