1.1.2.2. 片外处理信号

Intel FPGA高级SEU检测IP用户指南

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ID 683542

日期 11/07/2017

版本 17.1

Public

1.1.2.2. 片外处理信号

片外和片上敏感度处理使用相似的信号，除了片外敏感度处理使用EMR缓存接口，而不是外部存储器接口。

图 5. 片外处理的 Intel® FPGA高级SEU检测IP核信号

表 3. 片外处理的 Intel® FPGA高级SEU检测IP核信号
接口	信号	类型	宽度	说明
Clock and Reset	`clk`	输入	1	时钟输入。使用与EMR Unloader IP core相同的输入时钟。输入频率必须充足以便在下一个内容可用之前处理EMR内容。例如，Stratix V器件的最小建议频率是30 MHz。如果频率太低，当新的EMR内容已经可用，而IP核仍然在处理当前的内容时，IP核就会置位`critical_error`信号。
Clock and Reset	`reset`	Input	1	有效高电平复位。
Cache Configuration	`cache_comparison_off`	输入	1	静态输入信号。命令IP核略过缓存比较。可将该信号与内部擦除功能一起用于定制的设计。
Avalon-ST Sink Interface Signals²	`emr`	输入	46 (Stratix IV) 67 ( Cyclone® V、 Arria® V和 Stratix® V) 119 ( Intel® Arria® 10和 Intel® Cyclone® 10 GX)	Intel® FPGA EMR Unloader IP core的EMR数据输入。
	`emr_valid`	输入	1	`emr`数据输入有效时置高。
	`emr_error`	输入	1	由于错误导致`emr`数据被忽略时置高。在 Intel® FPGA EMR Unloader IP core中有数据溢出时，就会出现这个错误。
Errors	`critical_error`	输出	1	表明检测到一个关键的EDCRC错误。当满足下列任何一个条件时，这个IP核会置位该信号： `emr_data`表明一个关键的EDCRC错误。 `emr_error`被置位，表明丢失EMR内容。处理之前的数据之前，新的`emr_data`可用，例如：`emr_data`溢出。
Errors	`critical_clear`	输入	1	可选的输入信号。置位该信号以清除`critical_error`信号。
Avalon-ST Source Interface Signals	`cache_data`	输出	30 (Stratix IV) 35 ( Cyclone® V、 Arria® V和 Stratix® V) 78 ( Intel® Arria® 10和 Intel® Cyclone® 10 GX)	错误缓存数据。提供了EMR缓存输入的位置信息。
	`cache_valid`	输出	1	`cache_data`内容有效时置高。
	`cache_ready`	输入	1	表明Avalon流接口已准备就绪。
	`cache_error`	输出	1	这个Avalon流控制信号表明缓存溢出的情况。当新的EMR数据可用于完整的缓存(`cache_fill_level` = `cache_depth`)时，IP核置位该信号。
Cache Status	`cache_fill_level`	输出	4	表明缓存中有多少个输入。

² 将Avalon-ST流接收接口连接到EMR Unloader IP core相应的Avalon-ST发送接口上。