Intel FPGA高级SEU检测IP用户指南

下载 PDF
ID 683542
日期 11/07/2017
Public
文档目录
文档目录 x
1. Intel® FPGA高级SEU检测IP用户指南
1. Intel® FPGA高级SEU检测IP用户指南 x
1.1. 功能说明 1.2. 使用 Intel® FPGA高级SEU检测IP核 1.3. CRAM阵列上的SEU缓解 1.4. Intel® FPGA高级SEU检测IP用户指南存档 1.5. Intel® FPGA高级SEU检测IP用户指南的文档修订历史
1.1. 功能说明 x
1.1.1. 片上查找敏感度处理 1.1.2. 片外查找敏感度处理
1.1.1. 片上查找敏感度处理 x
1.1.1.1. 片上处理信号
1.1.2. 片外查找敏感度处理 x
1.1.2.1. 片外查找敏感度处理操作流程 1.1.2.2. 片外处理信号 1.1.2.3. SMH查找
1.1.2.3. SMH查找 x
1.1.2.3.1. SMH文件类型
1.2. 使用 Intel® FPGA高级SEU检测IP核 x
1.2.1. 定制并生成IP核 1.2.2. Intel® FPGA高级SEU检测IP核参数
1.2.1. 定制并生成IP核 x
1.2.1.1. IP Catalog和参数编辑器 1.2.1.2. 参数编辑器 1.2.1.3. 指定IP核参数和选项
1.2.1.3. 指定IP核参数和选项 x
1.2.1.3.1. IP核生成输出( Intel® Quartus® Prime Pro Edition)
1.3. CRAM阵列上的SEU缓解 x
1.3.1. 使能 Intel® Quartus® Prime软件中的高级SEU检测功能 1.3.2. 层次标记 1.3.3. 敏感度映射头文件查找
1.3.2. 层次标记 x
1.3.2.1. 使用分区来指定逻辑敏感度ID
1.3.3. 敏感度映射头文件查找 x
1.3.3.1. 编程敏感度映射头文件到内存 1.3.3.2. 对SMH修订本1执行查找功能( Stratix® IV和 Arria® II) 1.3.3.3. 对SMH修订本2执行查找功能( Stratix® V、 Arria® V和 Cyclone® V器件) 1.3.3.4. 对SMH修订本3执行查找功能( Intel® Arria® 10和 Intel® Cyclone® 10 GX器件)
1. Intel® FPGA高级SEU检测IP用户指南

1.2.1.3.1. IP核生成输出( Intel® Quartus® Prime Pro Edition)

Intel® Quartus® Prime软件针对不属于Platform Designer系统的单独IP核生成下面的输出文件结构。
图 11. 单独的IP核生成输出( Intel® Quartus® Prime Pro Edition)


表 5.   Intel® FPGA IP生成的输出文件

文件名

说明

<your_ip>.ip

包含项目中IP核的参数化的顶层IP实例文件。如果IP实例是Platform Designer系统的一部分，那么参数编辑器也生成一个.qsys文件。
<your_ip>.cmp VHDL组件声明(.cmp)文件是一个包含在VHDL设计文件中使用的本地通用和端口定义的文本文件。
<your_ip>_generation.rpt IP或Platform Designer生成日志文件。显示IP生成期间的消息概要。
<your_ip>.qgsimc (仅Platform Designer系统)

将.qsys和.ip文件与Platform Designer系统和IP核的当前参数进行比较的仿真缓存文件。这个比较确定Platform Designer是否需要再次生成HDL。

<your_ip>.qgsynth (仅Platform Designer系统)

将.qsys和.ip文件与Platform Designer系统和IP核的当前参数化进行比较的综合缓存文件。这个比较确定Platform Designer是否需要再次生成HDL。

<your_ip>.qip

包含集成和编译IP组件的全部信息。
<your_ip>.csv 包含有关IP组件升级状态的信息。

<your_ip>.bsf

用在结构图文件(.bdf)的IP实例的符号表示。

<your_ip>.spd

ip-make-simscript要求的输入文件，以便生成仿真脚本。.spd文件包含生成仿真的列表文件，以及初始化存储的信息。

<your_ip>.ppf Pin Planner File (.ppf)对您创建用于Pin Planner的IP组件存储端口和节点分配。
<your_ip>_bb.v 将Verilog黑盒(_bb.v)文件用作空模块声明，作为黑盒使用。
<your_ip>_inst.v or _inst.vhd HDL实例例化模板。将这个文件的内容复制并粘贴到HDL文件，以例化IP实例。
<your_ip>.regmap 如果IP包含寄存器信息，那么 Intel® Quartus® Prime软件会生成.regmap文件。.regmap文件描述了主从接口的寄存器映射信息。该文件通过提供有关系统更详细的寄存器信息来补充.sopcinfo文件。该文件使能系统控制台(System Console)中的寄存器显示视图和用户定制统计数据。
<your_ip>.svd

支持HPS System Debug工具在Platform Designer系统内查看连接到HPS的外设的寄存器映射。

综合期间， Intel® Quartus® Prime软件将为调试会话中.sof文件内对于System Console主机中可见的从接口存储.svd文件。System Console读取这个部分，Platform Designer查询寄存器映射的信息。对于从系统，Platform Designer通过名称访问寄存器。

<your_ip>.v <your_ip>.vhd 例化用于综合或仿真的每个子模块或子IP核的HDL文件。
mentor/

包含msim_setup.tcl脚本来建立和运行ModelSim仿真。

aldec/

包含Riviera*-PRO脚本rivierapro_setup.tcl来建立和运行仿真。

/synopsys/vcs

/synopsys/vcsmx

包含外壳脚本vcs_setup.sh来建立和运行VCS*仿真。

包含外壳脚本vcsmx_setup.sh和synopsys_sim.setup文件来建立和运行VCS MX*仿真。

/cadence

包含外壳脚本ncsim_setup.sh和其它的设置文件来建立和运行NCSIM仿真。

/submodules 包含IP核子模块的HDL文件。
<IP submodule>/ Platform Designer对Platform Designer所生成的每个IP子模块目录生成/synth和/sim子目录。
二级标题