1.2.1. 时钟和PLL管脚

英特尔® Agilex™器件系列管脚连接指南

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ID 683112

日期 9/22/2022

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1.2.1. 时钟和PLL管脚

注：英特尔建议您创建一个英特尔® Quartus® Prime设计，输入您的器件I/O分配并编译设计。英特尔® Quartus® Prime软件将会根据I/O分配和布局规则对管脚连接进行检查。这些规则因不同器件而异，这取决于器件密度、封装、I/O分配、电压分配以及其他未在本文档或器件手册中充分说明的因素。

表 2. 时钟和PLL管脚
管脚名称	管脚功能	管脚描述	连接指南
`CLK_[T,B]_2[A,B,C,D,E,F]_[0:1][p,n]` `CLK_[T,B]_3[A,B,C,D,E,F]_[0:1][p,n]`	I/O，时钟输入	可用于数据输入或输出的复用I/O管脚。在这些管脚上支持差分输入OCT Rd、单端输入OCT Rt以及单端输出OCT Rs。关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。当这些管脚没有用作专用时钟管脚时，您可以将这些管脚用作普通I/O管脚。受支持的I/O标准： 1.2 V 真差分信号传输(True Differential Signaling) 这些管脚支持可编程的上拉电阻。有关详细信息，请参考英特尔® Agilex™ 器件数据表。	将未使用的管脚连接到GND。如果管脚未被连接，那么请使用英特尔® Quartus® Prime软件可编程的选项从内部偏置这些管脚。这些管脚可保留为使能了弱内部上拉电阻的三态输入，或者保留为驱动GND的输出。
`PLL_[2][A,B,C,D,E,F]_[T,B]_FB[0:1]` `PLL_[3][A,B,C,D,E,F]_[T,B]_FB[0:1]`	I/O，时钟输入	可用作单端输入、单端输出或者外部反馈输入管脚的复用I/O管脚。关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。受支持的I/O标准： 1.2 V 真差分信号传输(True Differential Signaling) 这些管脚支持可编程的上拉电阻。有关详细信息，请参考英特尔® Agilex™ 器件数据表。	将未使用的管脚连接到GND。如果管脚未被连接，那么请使用英特尔® Quartus® Prime软件可编程的选项从内部偏置这些管脚。这些管脚可保留为使能了弱内部上拉电阻的三态输入，或者保留为驱动GND的输出。
`PLL_[2][A,B,C,D,E,F]_[T,B]_CLKOUT[0:1][p,n]` `PLL_[3][A,B,C,D,E,F]_[T,B]_CLKOUT[0:1][p,n]`	I/O，时钟输出	可用作两个单端时钟输出管脚或者一个差分时钟输出对的I/O管脚。关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。受支持的I/O标准： 1.2 V 真差分信号传输(True Differential Signaling) 这些管脚支持可编程的上拉电阻。有关详细信息，请参考英特尔® Agilex™ 器件数据表。	将未使用的管脚连接到GND。如果管脚未被连接，那么请使用英特尔® Quartus® Prime软件可编程的选项从内部偏置这些管脚。这些管脚可保留为使能了弱内部上拉电阻的三态输入，或者保留为驱动GND的输出。