MAX 10 FPGA器件体系结构

ID 683105
日期 2/21/2017
Public

1.4.1. 全局时钟网络

GCLK驱动整个器件,并对器件各象限提供时钟。器件中的所有资源(I/O单元、逻辑阵列模块(LAB)、专用乘法器模块以及M9K存储器模块)都能够将GCLK用作时钟资源。这些全局网络资源可用于控制信号,例如:由外部管脚驱动的时钟使能及清零信号。对于内部生成的GCLK和异步清零,时钟使能或者其它高扇出控制信号,内部逻辑也能够驱动GCLK。
图 10.  10M0210M0410M08器件的GCLK网络源
图 11.  10M1610M2510M4010M50器件的GCLK网络源