Intel® Stratix® 10收发器的使用

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ID 683086
日期 11/06/2017
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文档目录
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1. 收发器的布局 2. 瓦片(tile)体系结构约束 3. PCIe指南 4. 文件修订历史
1. 收发器的布局 x
1.1. L-Tile和H-Tile概述
1.1. L-Tile和H-Tile概述 x
1.1.1. PLL 1.1.2. 发送器时钟网络 1.1.3. GXT时钟网络 1.1.4. 校准
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. 发送器时钟网络 x
1.1.2.1. 绑定的收发器通道 — VCCR_GXB和VCCT_GXB的指南
2. 瓦片(tile)体系结构约束 x
2.1. 收发器通道布局 2.2. 不支持的动态重配置功能 2.3. Intel® Stratix® 10 L-Tile收发器到H-Tile收发器的迁移 2.4. 散热指南
2.1. 收发器通道布局 x
2.1.1. GX和GXT通道的可能组合 2.1.2. GX通道 2.1.3. GXT通道 2.1.4. L-Tile和H-Tile的参考时钟指南 2.1.5. PLL布局
2.1.1. GX和GXT通道的可能组合 x
2.1.1.1. H-Tile中GX和GXT通道的可能组合 2.1.1.2. L-Tile Production的GX和GXT通道的可能组合
2.1.2. GX通道 x
2.1.2.1. 非绑定GX通道 2.1.2.2. 绑定GX通道
2.1.5. PLL布局 x
2.1.5.1. ATX PLL间距要求 2.1.5.2. ATX PLL – fPLL间距要求 2.1.5.3. 驱动GXT通道时ATX PLL的使用模型 2.1.5.4. 单工通道合并 2.1.5.5. 使用PCIe的TX PLL限制
3. PCIe指南 x
3.1. PCIe Hard IP 3.2. PHY Interface for PCIe Express (PIPE)
3.1. PCIe Hard IP x
3.1.1. PCIe Hard IP的通道布局 3.1.2. PCIe Hard IP的PLL布局
3.2. PHY Interface for PCIe Express (PIPE) x
3.2.1. PIPE的通道布局 3.2.2. PIPE的PLL布局
1. 收发器的布局
2. 瓦片(tile)体系结构约束
3. PCIe指南
4. 文件修订历史

1.1.2. 发送器时钟网络

发送器时钟网络将时钟从发送器 PLL布线到一个或多个发送器通道。它对发送器通道提供了两种类型的时钟：

  • 高速串行时钟 — 串行器的高速时钟
  • 低速并行时钟 — 串行器和PCS的低速时钟

在绑定通道配置中，串行时钟和并行时钟从发送器PLL布线到发送器通道。在非绑定通道配置中，只有串行时钟被布线到发送器通道，而并行时钟则在本地通道内生成。

要支持各种绑定和非绑定的计时配置，有3种类型的发送器时钟网络线可用：

  • x1时钟线：在tile内跨越一个单一bank，并且仅用于非绑定通道计时
  • x6时钟线：在tile内跨越一个单一bank，并且仅用于绑定通道计时
  • x24时钟线：在tile内跨越所有bank，并且用于PMA绑定和PMA-PCS绑定收发器通道

所有时钟线都包含在单个tile内，并且无法跨越多个tile。

图 6. x1时钟线
图 7. x6时钟线
图 8. x24时钟线
每个tile有两个x24线可用：
  • x24 Up：将时钟布线到位于当前bank之上的收发器bank
  • x24 Down：将时钟布线到位于当前bank之下的收发器bank

使用x24线时，最大通道跨度为两个bank以上，两个bank以下的主bank包含例化TX PLL。如果在tile内跨越所有4个bank使用x24时钟线，那么TX PLL必须在中间bank的其中一个进行例化以符合通道跨度的要求。

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