Intel® Stratix® 10收发器的使用

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ID 683086
日期 11/06/2017
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文档目录
文档目录 x
1. 收发器的布局 2. 瓦片(tile)体系结构约束 3. PCIe指南 4. 文件修订历史
1. 收发器的布局 x
1.1. L-Tile和H-Tile概述
1.1. L-Tile和H-Tile概述 x
1.1.1. PLL 1.1.2. 发送器时钟网络 1.1.3. GXT时钟网络 1.1.4. 校准
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. 发送器时钟网络 x
1.1.2.1. 绑定的收发器通道 — VCCR_GXB和VCCT_GXB的指南
2. 瓦片(tile)体系结构约束 x
2.1. 收发器通道布局 2.2. 不支持的动态重配置功能 2.3. Intel® Stratix® 10 L-Tile收发器到H-Tile收发器的迁移 2.4. 散热指南
2.1. 收发器通道布局 x
2.1.1. GX和GXT通道的可能组合 2.1.2. GX通道 2.1.3. GXT通道 2.1.4. L-Tile和H-Tile的参考时钟指南 2.1.5. PLL布局
2.1.1. GX和GXT通道的可能组合 x
2.1.1.1. H-Tile中GX和GXT通道的可能组合 2.1.1.2. L-Tile Production的GX和GXT通道的可能组合
2.1.2. GX通道 x
2.1.2.1. 非绑定GX通道 2.1.2.2. 绑定GX通道
2.1.5. PLL布局 x
2.1.5.1. ATX PLL间距要求 2.1.5.2. ATX PLL – fPLL间距要求 2.1.5.3. 驱动GXT通道时ATX PLL的使用模型 2.1.5.4. 单工通道合并 2.1.5.5. 使用PCIe的TX PLL限制
3. PCIe指南 x
3.1. PCIe Hard IP 3.2. PHY Interface for PCIe Express (PIPE)
3.1. PCIe Hard IP x
3.1.1. PCIe Hard IP的通道布局 3.1.2. PCIe Hard IP的PLL布局
3.2. PHY Interface for PCIe Express (PIPE) x
3.2.1. PIPE的通道布局 3.2.2. PIPE的PLL布局
1. 收发器的布局
2. 瓦片(tile)体系结构约束
3. PCIe指南
4. 文件修订历史

3.1.2. PCIe Hard IP的PLL布局

如果PCIe Hard IP配置成Gen1/Gen2功能IP，fPLL就用作transmitter PLL。

如果PCIe Hard IP配置成Gen3功能IP，那么
  • 当运行在Gen1/Gen2速度时，fPLL用作transmitter PLL。
  • 当运行在Gen3速度时，ATX PLL用作transmitter PLL。
图 34. Gen1和Gen2 x1/ x2/ x4/ x8的PLL布局
图 35. Gen1和Gen2 x16的PLL布局
图 36. Gen3 x1/x2/x4/x8的PLL布局
图 37. Gen3 x16的PLL布局
使用PCIe时的TX PLL指南
  1. 如果在Gen2或Gen3速度上使用4个或更多个PCIe通道，那么建议L-Tile ES1中tile的其余通道由ATX PLL驱动。使用ATX PLL来驱动这些通道，可帮助实现更好的性能。如果fPLL用于驱动其余的通道，那么 Intel® Quartus® Prime将会发出严重警告信息。
    表 14.  使用PCIe时的TX PLL指南
    PCIE CONFIG 用于其余通道所建议的PLL选择
    PCIE GEN 1 (所有通道宽度) 任何PLL
    PCIE GEN 2 (x4,x8,x16) ATX PLL 5
    PCIE GEN 3 (x4,x8,x16) ATX PLL5
  2. 在相同的收发器tile中例化PIPE接口和PCIe Hard IP时，请注意ATX PLL和ATX-fPLL间距规则。有关更多信息，请参考PLL布局部分。
相关信息
5 如果使用fPLL而不是ATX PLL，那么Quartus将会发出严重警告
二级标题