Intel® Stratix® 10收发器的使用

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ID 683086
日期 11/06/2017
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文档目录
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1. 收发器的布局 2. 瓦片(tile)体系结构约束 3. PCIe指南 4. 文件修订历史
1. 收发器的布局 x
1.1. L-Tile和H-Tile概述
1.1. L-Tile和H-Tile概述 x
1.1.1. PLL 1.1.2. 发送器时钟网络 1.1.3. GXT时钟网络 1.1.4. 校准
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. 发送器时钟网络 x
1.1.2.1. 绑定的收发器通道 — VCCR_GXB和VCCT_GXB的指南
2. 瓦片(tile)体系结构约束 x
2.1. 收发器通道布局 2.2. 不支持的动态重配置功能 2.3. Intel® Stratix® 10 L-Tile收发器到H-Tile收发器的迁移 2.4. 散热指南
2.1. 收发器通道布局 x
2.1.1. GX和GXT通道的可能组合 2.1.2. GX通道 2.1.3. GXT通道 2.1.4. L-Tile和H-Tile的参考时钟指南 2.1.5. PLL布局
2.1.1. GX和GXT通道的可能组合 x
2.1.1.1. H-Tile中GX和GXT通道的可能组合 2.1.1.2. L-Tile Production的GX和GXT通道的可能组合
2.1.2. GX通道 x
2.1.2.1. 非绑定GX通道 2.1.2.2. 绑定GX通道
2.1.5. PLL布局 x
2.1.5.1. ATX PLL间距要求 2.1.5.2. ATX PLL – fPLL间距要求 2.1.5.3. 驱动GXT通道时ATX PLL的使用模型 2.1.5.4. 单工通道合并 2.1.5.5. 使用PCIe的TX PLL限制
3. PCIe指南 x
3.1. PCIe Hard IP 3.2. PHY Interface for PCIe Express (PIPE)
3.1. PCIe Hard IP x
3.1.1. PCIe Hard IP的通道布局 3.1.2. PCIe Hard IP的PLL布局
3.2. PHY Interface for PCIe Express (PIPE) x
3.2.1. PIPE的通道布局 3.2.2. PIPE的PLL布局
1. 收发器的布局
2. 瓦片(tile)体系结构约束
3. PCIe指南
4. 文件修订历史

2.1.5.1. ATX PLL间距要求

使用多个ATX PLL在相同的VCO频率或者在彼此间的100 MHz以内操作时，必须遵守下表列出的间距要求。

表 12.  ATX PLL间距要求
ATX PLL条件 L-Tile ES1 L-Tile/H-Tile Production
两个ATX PLL对PCIe/PIPE (PHY Interfaces for PCI Express) Gen3提供串行时钟 4 ((跳过3个PLL) 2 ((跳过1个PLL)
non PCIe的ATX PLL到ATX PLL的间距 VCO频率依赖。有关详细信息，请参考" Intel® Stratix® 10 L-Tile ES1收发器PHY用户指南"
  • 数据速率 > 17.4 Gbps (GXT)：无

  • 对于two ATX PLLs located in the same bank and driving GX channels：2个ATX PLL分开(跳过1)用于数据速率 < 17.4 Gbps (GX)

    对于two ATX PLLs located in separate banks and driving GX channels：无

两个不同的tile之间没有ATX PLL布局限制。

图 28. ATX PLL布局实例
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