器件配置支持中心

设备配置支持中心提供选择设计和实施配置功能的文档和培训。

器械配置支持中心提供 Agilex™ 7、Agilex™ 5、Stratix® 10、Arria® 10 和 Cyclone® 10 代设备的资源。

您将找到有关如何选择、设计和实施配置方案和功能的信息。此外，我们还提供有关如何调配系统和调试配置链接的准则。本页将内容按照配置系统设计的步骤组织为几类，涵盖自始至终的整个流程。

获取对 Agilex™ 7 系统架构和 Agilex™ 5 系统架构资源和文档呈现的标准开发流程的分步指导式旅程。

1.设备特定的配置详情

表 1 - 配置方案和功能概述

设备产品家族	配置方案				配置特性
	方案	数据宽度	最大时钟速率	最大数据率	设计安全	部分重配置（2）	远程系统更新	单事件干扰	通过协议配置
Agilex™ 7	Avalon® Streaming	32 位	125兆赫	4000 Mbps	√	√	并行闪存加载程序 II IP 核	√	不适用
		16 位	125兆赫	2000 Mbps	√	√
		8 位	125兆赫	1000 Mbps	√	√
	主动串行 (AS)	4 位	166⁽¹⁾ MHz	664 Mbps	√	√	√	√	√
	JTAG	1 位	30兆赫	30 Mbps	√	√	不适用	√	不适用
Agilex™ 5	Avalon® Streaming	16 位	125兆赫	2000 Mbps	√	√	并行闪存加载程序 II IP 核	√	不适用
	Avalon® Streaming	8 位	125兆赫	1000 Mbps	√	√	并行闪存加载程序 II IP 核	√	不适用
	主动串行 (AS)	4 位	166⁽¹⁾ MHz	664 Mbps	√	√	√	√	√
	JTAG	1 位	30兆赫	30 Mbps	√	√	不适用	√	不适用
Stratix® 10	Avalon®-ST	32 位	125兆赫	4000 Mbps	√	√	并行闪存加载程序 II IP 核	√	不适用
		16 位	125兆赫	2000 Mbps	√	√
		8 位	125兆赫	1000 Mbps	√	√
	主动串行 (AS)	4 位	125⁽¹⁾MHz	500 Mbps	√	√	√	√	√
	JTAG	1 位	30兆赫	30 Mbps	√	√	不适用	√	不适用
Arria® 10	通过 HPS 配置	32 位	100兆赫	3200 Mbps	√	√	通过 HPS	√	不适用
	通过 HPS 配置	16 位	100兆赫	1600 Mbps	√	√	通过 HPS	√	不适用
	快速被动并行（FPP）	32 位	100兆赫	3200 Mbps	√	√	并行闪存加载程序 IP 核	√	不适用
		16 位	100兆赫	1600 Mbps	√
		8 位	100兆赫	800 Mbps	√
	主动串行 (AS)	4 位	100兆赫	400 Mbps	√	√⁽³⁾	√	√	√
	主动串行 (AS)	1 位	100兆赫	100 Mbps	√	√⁽³⁾	√	√	√
	被动串行 (PS)	1 位	100兆赫	100 Mbps	√	√⁽³⁾	并行闪存加载程序 IP 核	√	不适用
	JTAG	1 位	33兆赫	33 Mbps		√⁽³⁾	不适用	√	不适用
Cyclone® 10 GX	快速被动并行（FPP）	32 位	100兆赫	3200 Mbps	√	√	并行闪存加载程序 IP 核	√	不适用
		16 位	100兆赫	1600 Mbps	√
		8 位	100兆赫	800 Mbps	√
	主动串行 (AS)	4 位	100兆赫	400 Mbps	√	√⁽³⁾	√	√	√
	主动串行 (AS)	1 位	100兆赫	100 Mbps	√	√⁽³⁾	√	√	√
	被动串行 (PS)	1 位	100兆赫	100 Mbps	√	√⁽³⁾	并行闪存加载程序 IP 核	√	不适用
	JTAG	1 位	33兆赫	33 Mbps	不适用	√⁽³⁾	不适用	√	不适用
Cyclone® 10 LP	快速被动并行（FPP）	8 位	66⁽⁴⁾/100⁽⁶⁾ MHz	528⁽⁴⁾/800⁽⁶⁾ Mbps	不适用	不适用	并行闪存加载程序 IP 核	√	不适用
	被动串行 (PS)	1 位	66^（4）/133^（5）兆赫	66^（4）/133^（5） Mbps	不适用	不适用	并行闪存加载程序 IP 核	√	不适用
	主动串行 (AS)	1 位	40兆赫	40 Mbps	不适用	不适用	√	√	不适用
	JTAG	1 位	25兆赫	25 Mbps	不适用	不适用	不适用	√	不适用
注意：使用 OSC_CLK_1 作为配置时钟源时的最大时钟速率。在 SmartVID 操作期间或当设备处于用户模式时，如果将内部振荡器用作配置时钟源，会降低最大时钟速率。设备完全配置后，您可以执行部分重配置。要了解详细信息，请参考部分重配置用户指南。只有在将其配置为内部主机时，才能执行部分配置。内部逻辑的电源电压，VCCINT = 1.0 伏。内部逻辑的电源电压，VCCINT = 1.2 伏。内部逻辑的电源电压，VCCINT = 1.2 伏。Cyclone 10 LP 1.2 伏内核电压设备仅支持 10CL006、10CL010、10CL016、10CL025 和 10CL040 的 133 MHz DCLK fMAX。

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2.配置方案和 IP

配置用户指南

Agilex™ 7 设备

Agilex™ 7 配置用户指南

Agilex™ 5 设备

设备配置用户指南：Agilex™ 5 FPGAs和 SoC

Stratix 10® 台设备

Stratix® 10 配置用户指南

通过 HPS 配置

使用硬核处理器系统 (HPS) 配置 SoC 设备的 FPGA 部分

Agilex™ 7 设备

Agilex™ 7 硬核处理器系统技术参考手册

Agilex™ 5 设备

硬核处理器系统技术参考手册：Agilex™ 5 SoC

Stratix® 10 台设备

Arria® 10 台设备

快速被动并行

Arria® 10 台设备

Arria® 10 核结构和通用 I/O 手册

Cyclone® 10 GX 设备

Cyclone® 10 GX 内核结构和通用 I/O 手册

Cyclone® 10 LP 设备

Cyclone® 10 LP 内核结构和通用 I/O 手册

更多资源：

FPGA 并行闪存加载器 IP 核用户指南

主动串行

Agilex™ 7 设备

Agilex™ 7 配置用户指南

Agilex™ 5 设备

设备配置用户指南：Agilex™ 5 FPGAs和 SoC

Stratix® 10 台设备

Stratix® 10 配置用户指南

Arria® 10 台设备

Arria® 10 核结构和通用 I/O 手册

Cyclone® 10 GX 设备

Cyclone® 10 GX 内核结构和通用 I/O 手册

Cyclone® 10 LP 设备

Cyclone® 10 LP 内核结构和通用 I/O 手册

更多资源：

被动串行

Arria® 10 GX 设备

Arria® 10 核结构和通用 I/O 手册

Cyclone® 10 GX 设备

Cyclone® 10 GX 内核结构和通用 I/O 手册

Cyclone® 10 LP 设备

Cyclone® 10 LP 内核结构和通用 I/O 手册

更多资源：

FPGA 并行闪存加载器 IP 核用户指南

JTAG

Agilex™ 7 设备

Agilex™ 5 设备

设备配置用户指南：Agilex™ 5 FPGAs和 SoC

Stratix® 10 台设备

Arria® 10 台设备

Arria® 10 核结构和通用 I/O 手册

Cyclone® 10 GX 设备

Cyclone® 10 GX 内核结构和通用 I/O 手册

Cyclone® 10 LP 设备

Cyclone® 10 LP 内核结构和通用 I/O 手册

更多资源：

3.高级配置功能

设备安全

Agilex™ 7 设备

Agilex™ 7 设备安全用户指南

Stratix® 10 台设备

Stratix® 10 设备安全用户指南

Arria® 10 台设备

Arria® 10 核结构和通用 I/O 手册

Cyclone® 10 GX 设备

Cyclone® 10 GX 内核结构和通用 I/O 手册

更多资源：

AN 556：使用 FPGAs 中的设计安全特性

部分重配置

Agilex™ 7 设备

部分重配置解决方案 IP 用户指南

Agilex™ 5 设备

部分重配置解决方案 IP 用户指南

Stratix® 10 台设备

Arria® 10 台设备

Cyclone® 10 GX 设备

部分重配置解决方案 IP 用户指南

更多资源：

远程系统升级

Agilex™ 7 设备

Agilex™ 7 配置用户指南

Agilex™ 5 设备

设备配置用户指南：Agilex™ 5 FPGAs和 SoC

Stratix® 10 台设备

Arria® 10 台设备

Arria® 10 核结构和通用 I/O 手册

Cyclone® 10 GX 设备

Cyclone® 10 GX 内核结构和通用 I/O 手册

Cyclone® 10 LP 设备

Cyclone® 10 LP 内核结构和通用 I/O 手册

更多资源：

远程更新FPGA IP 内核用户指南

减小 SEU

Agilex™ 7 设备

Agilex™ 7 减小 SEU 用户指南

Agilex™ 5 设备

SEU 消除用户指南：Agilex™ 5 FPGAs和 SoC

Stratix® 10 台设备

Stratix® 10 SEU 消除用户指南

Arria® 10 台设备

Cyclone® 10 GX 设备

Cyclone® 10 GX 内核结构和通用 I/O 手册

Cyclone® 10 LP 设备

Cyclone® 10 LP 内核结构和通用 I/O 手册

更多资源：

通过协议配置 (CvP)

通过协议支持页面配置

Agilex™ 7 设备

《Agilex™ 7 器件通过协议配置（CvP）实施用户指南》

Agilex™ 5 设备

《通过协议配置（CvP）实施用户指南：Agilex™ 5 FPGAs和 SoC

Stratix® 10 台设备

《Stratix® 10 通过协议配置（CvP）实施用户指南》

Arria® 10 台设备

Cyclone® 10 GX 设备

闪存访问 IP

Agilex™ 7 设备

Agilex™ 5 设备

邮箱客户端 FPGA IP 用户指南

Stratix® 10 台设备

Arria® 10 台设备

Cyclone® 10 GX 设备

Cyclone® 10 LP 设备

芯片 ID IP

Agilex™ 7 设备

Agilex™ 5 设备

邮箱客户端 FPGA IP 用户指南

Stratix® 10 台设备

芯片 ID FPGA IP 内核用户指南

Arria® 10 台设备

芯片 ID FPGA IP 内核用户指南

Cyclone® 10 GX 设备

芯片 ID FPGA IP 内核用户指南

4.Quartus® Prime 软件设计流程

表 2 - 设备配置设置和编程文件生成流程

主题	说明
常规设置	Quartus Prime 软件中设备和引脚选项对话框的常规页面。指定设备选项。这些选项独立于配置方案。
配置设置	Quartus Prime 软件中设备和引脚选项对话框的配置页面。指定设备配置方案、配置设备设置和配置引脚设置。
编程文件设置	Quartus Prime 软件中设备和引脚选项对话框的编程文件页面。选择生成的编程文件格式。您可以选择该页面中的编程文件，建议用户使用转换编程文件或编程文件生成器转换/生成用于所选配置方案的编程文件类型。
其他可选高级特性设置	Quartus Prime 软件中设备和引脚选项对话框的错误检测 CRC、CvP 设置和部分重配置页面。错误检测 CRC 页面 - 指定是否使用错误检测以及检查的速率。 CvP 设置页面 - 指定 CvP 设置类型。部分重配置页面 - 指定部分重配置设置。
生成配置和编程文件	设计编译完成后，作为 Quartus Prime 软件中的一款工具，转换编程文件或编程文件生成器转换/生成面向所选配置方案或配置特性的编程文件类型。

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在哪里可以找到有关设备配置设置和配置与编程文件生成的信息？

Agilex™ 7 设备

Agilex™ 7 配置用户指南

Agilex™ 5 设备

设备配置用户指南：Agilex™ 5 FPGAs和 SoC

Stratix® 10 台设备

Stratix® 10 配置用户指南

Arria® 10 台设备

Arria® 10 核结构和通用 I/O 手册

Cyclone® 10 GX 设备

Cyclone® 10 GX 内核结构和通用 I/O 手册

Cyclone® 10 LP 设备

Cyclone® 10 LP 内核结构和通用 I/O 手册

5.板卡设计

在哪里可以找到有关设备配置设计准则的信息？

Agilex™ 7 设备

AN 886：Agilex™ 7 设备设计指南

Agilex™ 5 设备

Stratix® 10 台设备

Stratix® 10 设备设计指南

Arria® 10 台设备

Cyclone® 10 GX 设备

Cyclone® 10 GX 设备设计指南

在哪里可以找到有关配置引脚的连接准则的信息？

Agilex™ 7 设备

Agilex™ 7 设备家族引脚连接指南

Agilex™ 5 设备

引脚连接指南：Agilex™ 5 FPGAs和 SoC

Stratix® 10 台设备

Stratix® 10 设备产品家族引脚连接指南

Arria® 10 台设备

Arria® 10 GX、GT 和 SX 设备产品家族引脚连接指南

Cyclone® 10 GX 设备

Cyclone® 10 GX 设备产品家族引脚连接指南

Cyclone® 10 LP 设备

Cyclone® 10 LP 设备产品家族引脚连接指南

在哪里可以找到有关配置规格的信息？

设备数据表中的配置规格指定了以下规格：

面向配置控制引脚的时序规格
面向每个支持的配置方案的时序/性能规格
配置比特流大小

Agilex™ 7 设备

Agilex™ 7 设备数据表

Agilex™ 5 设备

Agilex™ 5 FPGAs和 SoC 设备数据表

Stratix® 10 台设备

Stratix® 10 设备数据表

Arria® 10 台设备

Cyclone® 10 GX 设备

Cyclone® 10 LP 设备

6.调试

配置调试器工具可帮助您调试编程和配置问题。Quartus® Prime 专业版编程工具 21.3 及更高版本支持此工具。

AN 955：程序员的配置调试工具

FPGA 配置故障排除工具

使用 JTAG 的 Agilex™ 7 和 Stratix® 10 FPGA系统控制台调试工具

AN 936：通过 JTAG 接口执行 SDM 命令

Stratix® 10 FPGA SDM 调试工具套件可帮助您调试配置问题。

它在 Quartus Prime Pro 版软件 v18.1 及更高版本中提供。

正在寻找一款工具，用于调试 Arria® 10 器件的配置故障/设计安全/错误检测循环冗余检验（CRC）？

请联系您的Altera销售代表获取此配置诊断工具。

您可以使用该故障排除工具或故障树分析来确定可能的配置故障原因。

知识库解决方案

前往知识库，输入问题关键词，查找相应解决方案。

配置设备

表 3 - FPGA 配置设备

配置设备系列	容量	封装	电压	FPGA 产品系列兼容性
EPCQ-A†	4 兆字节 - 32 兆字节	8 引脚 SOIC	3.3 伏	兼容 Stratix® V、Arria® V、Cyclone® V Cyclone® 10 LP 和更早FPGA家族。
EPCQ-A†	64 兆字节 - 128 兆字节	16 引脚 SOIC	3.3 伏	兼容 Stratix® V、Arria® V、Cyclone® V Cyclone® 10 LP 和更早FPGA家族。
注意：从 Quartus® Prime Standard Edition 软件 v17.1 开始†支持EPCQ-A如需获取版本 17.1 未包含的传统系列产品支持，请提出服务申请。另请参阅配置设备。

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表 4 - 支持的第三方配置设备

FPGA	提供商	部件编号		字节寻址	虚拟时钟设置		是否为永久四核闪存？	支持类别
		前缀	后缀		ASx1	ASx4
Agilex™ 7	美光	MT25QU128	ABA8E12-0AAT	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	Altera测试并支持
		MT25QU256	ABA8E12-0AAT
		MT25QU512	ABB8E12-0AAT
		MT25QU01G	BBB8E12-0AAT
		MT25QU02G	CBB8E12-0AAT
	马克罗尼克^斯（10）	MX25U12835F	XDI-10G	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	Altera测试并支持
		MX25U25643G	XDI00					已知工作^（13）
		MX25U25645G	XDI00					Altera测试并支持
		MX25U51245G	XDI00
		MX66U1G45G	XDI00
		MX66U2G45G	新锐00
	ISSI	IS25WP256E	-赫勒	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	已知工作^（13）
		IS25WP512M	-赫勒
		IS25WP01G	-RHLE^（22）
	兆基设备	GD25LB512ME	BFRY（^23）	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	已知工作^（13）
		GD25LT512ME	BIRY^（23）
		GD55LB01GE	BIRY^（23）
		GD55LT01GE	BFRY（^23）
		GD55LB02GE	BIR^（23）
	华邦	W25Q512NW	国际汽联^（23）	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	已知工作^（13）
		W25Q02NW	特布亚					已知工作^（11）
		W25Q01NW	特布亚					已知工作^（11）
Agilex™ 5	Agilex™ 5 设备支持通用 QSPI 闪存控制器，能够支持满足以下两个条件的任何四通道 SPI 闪存设备。支持串行闪存可发现参数（SFDP）标准支持专用引脚重置 Altera建议您使用来自 Micron、Macronix 和 ISSI* 的 QSPI 闪存设备。满足上述两个标准的四通道 SPI 设备受 Quartus 编程文件生成器工具和 Quartus Programmer 版本 24.1 专业版或更高版本的支持。有关更多信息，请参阅设备配置用户指南：Agilex™ 5 FPGAs和 SoC。
Stratix® 10	美光	MT25QU128	ABA8ESF-0SIT	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	已知工作^（11）
		MT25QU256	ABA8E12-1SIT
		MT25QU512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					Altera测试和支持
		MT25QU02G	CBB8E12-0SIT					已知工作^（11）
	马克罗尼克^斯（10）	MX25U12835F	MI-100	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	已知工作^（11）
		MX25U25643G	XDI00					已知工作^（13）
		MX25U25645G	XDI00
		MX25U51245G	XDI00
		MX66U51235F	XDI-10G					已知工作^（11）
		MX66U1G45G	XDI00					已知工作^（11）
		MX66U2G45G	新锐00					Altera测试并支持
	ISSI	IS25WP256E	-赫勒	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	已知工作^（13）
		IS25WP512M	-赫勒
		IS25WP01G	-里尔^（22）
	兆基设备	GD25LB512ME	BFRY（^23）	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	已知工作^（13）
		GD25LT512ME	BIRY^（23）
		GD55LB01GE	BIRY^（23）
		GD55LT01GE	BFRY（^23）
		GD55LB02GE	BIR^（23）
	华邦	W25Q512NW	国际汽联^（23）	3 字节⁽¹⁾	不适用	注释^（14）	否⁽⁶⁾	已知工作^（13）
		W25Q02NW	特布亚					已知工作^（11）
		W25Q01NW	特布亚					已知工作^（11）
Arria® 10 Cyclone® 10 GX	美光	MT25QU256	ABA8E12-1SIT	4 字节^（4）	10^（4）	10^（4）	否⁽⁶⁾	已知工作^（11）
		MT25QU512	ABB8ESF-0SIT					已知工作^（13）
		MT25QU512	ABB8E12-0SIT					已知工作^（12）
		MT25QL512	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					已知工作^（13）
		MT25QU01G	BBB8E12-0SIT					已知工作^（12）
		MT25QU01G	BBA8E12-0SIT					已知工作^（12）
		MT25QU02G	CBB8E12-0SIT					已知工作^（13）
	旺宏电子	MX25U256	45GXDI54^（3）	4 字节^（5）	10^（5）	10^（5）	是⁽⁶⁾	已知工作^（11）
		MX25U512	45GXDI54^（3）	4 字节^（5）	10^（5）	10^（5）	是⁽⁶⁾	已知工作^（11）
		MX25U512	45GMI00^（18）	3 字节⁽¹⁾	8^（1）	6^（1）	否⁽⁶⁾	已知工作^（12）
		MX66L512	35FMI-10G^（19）	3 字节⁽¹⁾	8^（1）	6^（1）	否⁽⁶⁾	已知工作^（12）
		MX66U1G	45GXDI54^（3）	4 字节^（5）	10^（5）	10^（5）	是⁽⁶⁾	已知工作^（11）
		MX66L1G	45GMI-10G^（20）	3 字节⁽¹⁾	8^（1）	6^（1）	否⁽⁶⁾	已知工作^（12）
		MX66U2G	45GXRI54^（3）	4 字节^（5）	10^（5）	10^（5）	是⁽⁶⁾	已知工作^（11）
	赛普拉斯/英飞凌	S25FS512	SDSBHV210	3 字节⁽¹⁾⁽²⁾	8^（1）	6^（1）	否⁽⁶⁾	已知工作^（12）
		S25FL512^（25）	AGMFI011
		S70FL01G^（25）	SAGMFI011
Stratix® V Arria® V Arria® V SoC Cyclone® V Cyclone® V SoC	美光	MT25QL128	ABA8ESF-0SIT	3 字节⁽¹⁾	12^（4）	12^（4）	否⁽⁶⁾	已知工作^（13）
		MT25QU128	ABA8ESF-0SIT	3 字节⁽¹⁾	10^（1）	10^（1）	否⁽⁶⁾	已知工作^（12）
		MT25QU256	ABA8ESF-0SIT	3 字节⁽¹⁾	10^（1）	10^（1）	否⁽⁶⁾	已知工作^（12）
		MT25QL256	ABA8ESF-0SIT	4 字节^（4）	4^（四）	10^（4）	否⁽⁶⁾	已知工作^（13）
		MT25QL512	ABB8ESF-0SIT	4 字节^（4）	4^（四）	10^（4）	否⁽⁶⁾	已知工作^（13）
		MT25QL512	ABA8ESF-0SIT	3 字节⁽¹⁾	10^（1）	10^（1）	否⁽⁶⁾	已知工作^（12）
		MT25QL01G	BBB8ESF-0SIT	4 字节^（4）	4^（四）	10^（4）	否⁽⁶⁾	已知工作^（13）
		MT25QL02G	CBB8E12-0SIT	4 字节^（4）	4^（四）	10^（4）	否⁽⁶⁾	已知工作^（11）
	旺宏电子	MX25L128	33FMI-10G^（15）	3 字节⁽¹⁾⁽²⁾	8^（1）	6^（1）	否⁽⁶⁾	已知工作^（13）
		MX25L256	45GMI-08G^（16）					已知工作^（13）
		MX25L256	35FMI-10G^（16）					已知工作^（12）
		MX25L512	45GMI-08G^（15）					已知工作^（13）
		MX66L512	35FMI-10G^（15）					已知工作^（12）
		MX25U512	45GMI00^（16）
		MX25U512	45GXDI00^（16）
		MX66L1G	45GMI-10G^（16）
		MX66U2G	45GXR100^（15）
	赛普拉斯/英飞凌	S25FL128^（25）	SAGMFI000	3 字节⁽¹⁾⁽²⁾	8^（1）	6^（1）	否⁽⁶⁾	已知工作^（13）
		S25FL256^（25）	SAGMFI000
		S25FL512^（25）	SAGMFI010
		S25FL512^（25）	SAGMFIG11					已知工作^（12）
		S70FL01G^（25）	SAGMFI011^（17）					已知工作^（12）
	兆基设备	GD25Q127	CFIG（^15）	3 字节⁽¹⁾⁽²⁾	8^（1）	4^（1）	否⁽⁶⁾	已知工作^（12）
	兆基设备	GD25Q256	友联体^（15）	3 字节⁽¹⁾⁽²⁾	8^（1）	4^（1）	否⁽⁶⁾	已知工作^（12）
Cyclone® 10 LP	美光	MT25QL128	ABA8ESF-0SIT	3 字节⁽¹⁾⁽²⁾	8^（1）	不适用	否⁽⁶⁾	已知工作^（11）
		MT25QL256	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QL01G	BBB8ESF-0SIT
		MT25QL02G	CBB8E12-0SIT
	旺宏电子	MX25L128	33FMI-10G	3 字节⁽¹⁾⁽²⁾	8^（1）	不适用	否⁽⁶⁾	已知工作^（11）
		MX25L256	45GMI-08G
		MX25L512	45GMI-08G
	赛普拉斯/英飞凌	S25FL128^（25）	SAGMFI000	3 字节⁽¹⁾⁽²⁾	8^（1）	不适用	否⁽⁶⁾	已知工作^（11）
		S25FL256^（25）	SAGMFI000
		S25FL512^（25）	SAGMFI0I0
注意：使用配置设备的默认设置。执行远程系统升级时，图像的起始地址必须设置在第一个 128 Mb 以内。 Arria® 10 和 Cyclone® 10 GX 设备仅支持部件编号为 MX25U25645GXDI54、MX25U51245GXDI54、MX66U1G45GXDI54 MX66U2G45GXRI54 的旺宏电子配置设备。 Quartus Programmer 在编程作期间设置非易失性配置寄存器。如果使用第三方编程器，用户需要手动设置寄存器。配置设备永久保持此值，用户不能选择更改该设置。 Quartus Programmer 发出启用四核模式的命令传统 ASMI 并行 I FPGA IP 核和 ASMI 并行 II FPGA IP 核不支持这些配置设备。如欲获取最新设计，请参阅通用串行闪存接口FPGA IP 核。 AS x 1 - 主动串行配置支持 1 位数据宽度 AS x 4 - 主动串行配置方案支持 4 位数据宽度 Agilex™ 7 和 Stratix® 10 器件不支持部件编号为 MX25U25645GXDI54、MX25U51245GXDI54、MX66U1G45GXDI54 和 MX66U2G45GXRI54 的旺宏电子配置器件。使用 FPGA 配置进行测试。使用 HPS 测试。使用 FPGA 配置和 HPS 进行测试。 FPGA引导 ROM 执行正常的读取作以加载作为位流初始部分的固件，加载固件后，它会读取闪存供应商定义的串行闪存发现参数（SFDP）表，以确定执行四通道 I/O 快速读取作以加载其余比特流的虚拟时钟周期数。需进行 U-Boot 更新。U-Boot 用于闪存。需进行 U-Boot 更新。两种芯片选择。HPS 闪存编程器和 BootROM 仅使用 CS0。需要 U-Boot 修改使用 U-Boot 编程使用修改后的 U-Boot 编程 S70FS01G 与 Arria® 10 和 Cyclone® 10 GX 设备不兼容。您需要根据编程流程模板定义新的闪存配置设备：设备 ID=0x9d 0x70 0x1b，设备密度=1024Mb，总设备芯片=1，编程流程模板=Macronix。请参阅通用闪存编程器用户指南： Quartus Prime 专业版。您需要根据编程流程模板定义新闪存配置设备：设备 ID=0x00 0x00 0x00，设备密度 = 512Mb/1024Mb/2048Mb，总设备芯片=1，编程流程模板=Macronix。请参阅通用闪存编程器用户指南： Quartus Prime 专业版。您需要根据编程流程模板定义新的闪存配置设备：需要将部件添加到编程器：设备 ID=0x9d 0x70 0x1b，设备密度=1024Mb，总设备芯片=1，编程流程模板=Issi。请参阅通用闪存编程器用户指南： Quartus Prime 专业版。 Quartus Prime 软件不支持闪存规范“CS# 切换无 CLK，数据被视为无效”，这会影响 S25FL-S 家族和S70FL01GS中的某些配置设备。
表 3 显示了 Quartus Convert 编程文件工具/编程文件生成器和 Quartus Programmer 版本 21.3 专业版和 20.1 标准版之后支持的第三方配置设备的标准。 Altera测试和支持：这些设备使用FPGA工具接受回归测试，其使用得到Altera FPGA技术支持的完全支持。已知可用：Quartus Convert 编程文件工具或编程文件生成器工具以及 Quartus Programmer 版本 21.3 专业版、20.1 标准版或更高版本支持这些设备。对于未明确列在编程文件生成器工具的“配置设备”列表中的设备，您可以使用可用的菜单选项定义自定义设备。

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设计示例和参考设计

Design Store

Agilex™ 7 设备

Stratix® 10 台设备

Arria® 10 台设备

Cyclone® 10 GX 设备

Cyclone® 10 LP 设备

表 5 - 培训课程和视频

FPGA 技术培训目录

视频标题	说明
配置FPGAs简介	了解可用于配置 FPGAs 和对配置设备进行编程的配置方案、解决方案、特性和工具。
FPGAs的配置方案	了解可用于配置FPGAs的所有配置方案之间的区别。
Stratix® 10 设备的配置	了解 Stratix® 10 设备提供的独特配置功能。
MAX® 10 台设备中的远程系统升级	了解如何在 MAX® 10 设备中设置并执行 RSU。
为 FPGA SoC 创建第二阶段启动加载程序	了解用于快速定制并生成第二阶段启动软件的流程和工具。
使用 Arria® 10 SoC FPGAs 实现安全启动	了解如何使用加密和/或签名Arria®第二阶段启动映像生成 10 SoC FPGAs并编程。
减轻 Arria® 10 和 Cyclone® 10 GX 设备中的单事件干扰	了解 Arria® 10 和 Cyclone® 10 GX 设备家族的特性，以及如何使用这些特性设计您自己的 SEU 消除解决方案。
FPGA设备中的 SEU 减小：分层标记	了解如何通过为单事件干扰（SEU）消除技术添加名为层级标记的特性，从而改进敏感处理解决方案。
FPGA设备中的 SEU 消除：故障注入	了解故障注入 IP 核和故障注入调试器软件，以降低失效率（FIT）。
使用通用串行闪存接口	了解如何使用通用串行闪存接口FPGA IP 核对任何串行外设接口（SPI）类型的闪存设备进行编程。
SoC 硬件概述：闪存控制器和接口协议	了解 Cyclone® V、Arria® V 和 Arria® 10 SoC 上的硬核处理器子系统（HPS）。本在线培训包括有关非易失性存储控制器和各种接口协议的信息。
FPGA 设备的部分重新配置：简介和项目分配	部分重新配置培训，第 1 部分（共 4 部分）。本培训的这一节将向您介绍 PR 功能和 PR 设计的一般设计流程。您还将了解设计分区和逻辑锁区域分配、实施PR 设计所需的分配，以及有关如何对 PR 设计进行平面布置的建议。
FPGA 设备的部分重新配置：设计指南和主机要求	部分重新配置培训，第 2 部分（共 4 部分）。本培训的这一节介绍创建 PR 设计的指导原则，包括创建端口超集和冻结逻辑。它还讨论了对 PR 主机的要求、添加到设计的静态区域或外部设备以控制 PR 操作的逻辑。
FPGA 设备的部分重新配置：PR 主机 IP 和实施	部分重新配置培训，第 3 部分（共 4 部分）。本培训的这一节介绍 Quartus Prime 软件中包含的所有 PR IP，包括 PR 控制器 IP、区域控制器 IP 和冻结网桥 IP。您还将了解如何使用这些 IP 实施内部或外部主机设计。
FPGA 设备的部分重新配置：输出文件和演示	部分重新配置培训，第 4 部分（共 4 部分）。本培训的最后一节介绍 PR 项目的整个设计流程，以及从该流程中输出的文件。此外，还包括使用 Arria® 10 GX 开发套件的完整且功能齐全的 PR 设计演示。

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表 6 - 其它视频

FPGA速览视频

视频标题	说明
在 Qsys 中为 FPGAs 实现部分重新配置设计	观看此视频，了解如何在 Qsys for FPGAs 中实施部分重新配置设计。
通过 Cyclone 10 LP FPGA 上的系统控制台远程升级和更新 EPCQ 数据	观看此视频，了解如何在 Cyclone® 10 LP FPGA上执行远程系统升级功能
Arria® 10 通过协议配置（CvP）	观看此视频，了解如何使用 PCIe 协议配置 Arria® 10 设备。
如何为同一条 JTAG 链中的多个 JTAG 设备定制 JAM 文件（第 1 部分）	观看此视频，了解如何为带有多设备 JTAG 链的电路板定制 JAM 文件。
如何为同一条 JTAG 链中的多个 JTAG 设备定制 JAM 文件（第 2 部分）	观看此视频，了解如何为带有多设备 JTAG 链的电路板定制 JAM 文件。
如何使用串行闪存加载器 IP 核通过 JTAG 接口执行活动串行 (AS) 配置	观看此视频，了解通常的 JTAG 配置之外的其他配置方案。此外，本视频还对串行闪存加载器 (SFL) IP 核进行了介绍。

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2.配置方案和 IP

配置用户指南

通过 HPS 配置

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主动串行

被动串行

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3.高级配置功能

设备安全

部分重配置

远程系统升级

减小 SEU

通过协议配置 (CvP)

闪存访问 IP

芯片 ID IP

4.Quartus® Prime 软件设计流程

在哪里可以找到有关设备配置设置和配置与编程文件生成的信息？

5.板卡设计

在哪里可以找到有关设备配置设计准则的信息？

在哪里可以找到有关配置引脚的连接准则的信息？

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6.调试

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