部分重配置
部分重配置（PR）支持您对 FPGA 的一部分进行动态重配置，其余的 FPGA 设计则继续正常进行。在您的设计中为特定区域创建多个角色，而不会影响该区域以外区域的操作。这种方法在多个功能时间共享相同 FPGA 资源的系统中是有效的。PR 可以实现更复杂的 FPGA 系统。
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下面的简化图展示了应用示例。图A显示了算法加速的应用，图B显示了光网络中的电信应用。在这两种情况下，FPGA 都被重新配置以实现不同的功能——算法加速中的不同算法，或电信应用中的不同客户端协议（光网络复用转发器）。这里的主要好处是 FPGA 的其余部分可以继续运行。
主要功能
- Intel® Stratix® 10 设备的部分重新配置时间
- 一键式PR流程，加快上市时间
- 与现有的基于脚本的流程相得益彰
- 用于编译和分析的命令行和图形用户界面
- 允许您在设计中创建子 PR 分区的分层部分重配置
- 部分重新配置的模拟结果允许您观察重新配置分区中的结果变化和中间效果
- Signal Tap 逻辑分析仪通过同时采集静态区域和部分重配置区域进行调试
快速链接
- 部分重新配置常见问题解答 ›
- 存储器（Github）：
- 参考设计（Github）：
- 教程（Github）：
- 培训：英特尔® Arria®10 FPGA 的部分重新配置 ›
- Github PR 页面 ›
- 部分重新配置解决方案 IP 用户指南 ›
- RocketBoards 上的部分重新配置示例 ›
应用说明
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