英特尔® Agilex™ 7 和英特尔® Stratix® 10 FPGA E-Tile 硬核 IP
英特尔® Agilex™ 7 和英特尔® Stratix® 10 FPGA E-Tile 结合了兼容 IEEE 802.3 高速以太网标准及 25G 和 50G 以太网规范和 25G 以太网联盟草案 1.6 的可配置、硬核化的以太网协议堆栈。该知识产权 (IP) 核为此硬 IP 提供 10 Gbps、25 Gbps 和 100 Gbps 数据速率的访问速度。
英特尔® Agilex™ 7 和英特尔® Stratix® 10 FPGA E-Tile 硬核 IP
强化的以太网协议栈
该 IP 核有多个变体，每个都提供不同的以太网通道和功能组合。
- 一到四个 10GbE/25GbE 通道，带可选的 Reed-Solomon 前向纠错 (RS-FEC)。
- 100G 通道，带用于 CAUI-4 或 CAUI-2 模式的可选 RS-FEC
- 一到四个单个 10GbE/25GbE 通道或一个 100GbE 通道之间的动态配置。
所有变体都提供可选的 IEEE 1588v2 高精度时间协议 (PTP)。用户可以选择一个媒体访问控制 (MAC) 和一个物理编码子层 (PCS) 实例，一个仅 PCS 的实例，一个柔性以太网 (FlexE) 实例或一个光传输网 (OTN) 实例。
以太网协议
以太网 IP |
协议 |
通道数量和线路费率 |
|---|---|---|
100GbE |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 |
用于铜底板的 4x25.78125 Gbps 不归零 (NRZ) 用于直连铜线的 4x25.78125 Gbps NRZ 用于低损链路的 4x25.78125 Gbps NRZ：芯片对芯片或芯片对模块 用于低损链路的 2x53.1 Gbps PAM4：芯片对芯片、芯片对模块和数字对模拟转换器 (DAC) |
25GbE |
25GBASE-KR 25GBASE-CR 25GBASE-R AUI 25GBASE-R Consortium Link |
Gbps 用于背板 Gbps 用于直连铜线 Gbps 用于低丢失连接到外部 PHY 模块 Gbps 基于 25G/50G 联盟规范 |
10GbE |
10GBASE-KR 10GBASE-CR |
10.3125 Gbps 用于背板 10.3125 Gbps 通道用于直连铜线 |
特性
IP 内核依照 IEEE 802.3-2015 高速以太网标准（在 IEEE 网站 (www.ieee.org) 上提供）和 25 Gigabit Ethernet Consortium 的 25G、50G 以太网规范草稿 1.6 设计。MAC 提供直通帧处理来优化延迟，并支持 64 字节帧长的全线速度和不丢包的背对背或混合长度通信。所有 IP 内核实例都使用全双工模式。以下列出了 IP 功能：
PHY：
- CAUI 外部接口由四个在 25.78125 Gbps 下运行的 FPGA 加强串行收发器通道组成。
- CAUI-2 外部接口，带两个收发器通道，运行速率为 53.125 Gbps，采用 PAM4 编码。
- 25G CAUI 外部接口，一个收发器通道，运行速率为 25.78125 Gbps。
- 10G CAUI 外部接口，一个收发器通道，运行速率为 10.3125 Gbps。
- 支持基于 64B/66B 编码的 CAUI-4 链路，带数据条带和对齐标记以对齐来自多个通道的数据。
- 可选 Reed-Solomon 前向纠错 RS-FEC (528,514) 或 RS-FEC (544,514)。
- 支持 10G、25G 和 100G 版本。
- 自动协商 (AN)，定义见 IEEE 标准 802.3-2915 第 73 条和 25G 以太网联盟计划草案 1.6。
- 链路训练 (LT)，定义见 IEEE 标准 802.3-2915 第 92 和第 93 条和 25G 以太网联盟计划草案链路培训 (LT)，定义见 IEEE 标准 802.3-2915 第 92 和第 93 条和 25G 以太网联盟计划草稿 1.6。
- 可选欠缺空闲计数器 (DIC) 选项保持精细控制的 8 字节、10 字节或 12 字节数据包收发间隔 (IPG) 最小平均值，或允许用户从客户端接口驱动 IPG。
- 接收器 (RX) 偏差变化容差超出 IEEE 802.3-2015 高速以太网标准 80.5 款的要求。
帧结构控制：
- 支持巨型数据包。
- RX 循环冗余校验 (CRC) 直通控制。
- 100G 链路的 1000 位 RX PCS 通道倾斜容差，这超过 IEEE 802.3-2015 高速以太网标准第 82.2.12 条要求。
- 可选每包收发器 (TX) CRC 生成和插入。
- RX 和 TX 前导码直通选项，用于需要专属用户管理信息传输的应用。
- 可选 TX MAC 源地址插入。
- TX 自动帧填充，以满足以太网链路上的 64 字节最小以太网帧长度。此功能的按数据包禁用是可选的。
- TX 错误插入功能支持客户端使 TX 客户端接口的进行中输入失效。
帧监测与统计：
- RX CRC 校验和报错。
- 可选基于 IEEE 规范进行 RX 严格起始帧分隔符 (SFD) 校验。
- 可选基于 IEEE 规范进行 RX 严格前导码校验。
- 基于 IEEE 规范的 RX 畸形数据包校验。
- 接收控制帧类型指示。
- 统计计数器。
- 用于精确定时采集统计计数器值的快照功能。
- 可选故障信令：检测和报告本地故障并生成远程故障，支持 IEEE802.3-2015 高速以太网标准第 66 条中定义的单向链路故障。
流量控制：
- 可选 IEEE802.3-2015 以太网标准第 31 条使用暂停寄存器或暂停接口的以太网流量控制操作。
- 可选基于优先级的流量控制，符合《IEEE 标准 802.1Q-2014 — 修订 17：基于优先级的流量控制》。
- 暂停帧过滤控制。
- 软件可以动态切换本地 TX MAC 数据流以选择性地切断输入流。
精确时间协议 (PTP)：
- 可选支持 IEEE 标准 1588v2 PTP。
- 1 步（1588v1 和 1588v2）和 2 步 TX 时间戳。
- 支持多种帧格式的 PTP 报头，包括以太网封装、IPv4 的 UDP 和 IPv6 的 UDP。
- 支持校验和零及校验和扩展字节计算。
- 支持纠正现场操作。
- 可编程额外延迟和非对称延迟。
OTN：
- 可选 25/50GbE 恒定比特率 (CBR)，TX 和 RX PCS 66 位编码和置乱被禁用。
- 可选 25/50GbE CBR，带完整 MAC 和 PCS 66 位功能。
用户系统接口：
- 通过 Avalon® 内存映射 (Avalon-MM) 管理接口访问 IP 核控制和状态寄存器。
- Avalon-ST 数据路径接口将 MAC 与客户端逻辑连接起来，并使用 MAC 中带 PCS 实例的最高有效字节 (MSB) 作为帧的开始。100G 通道的接口有 512 位；启用 MAC 层后，10/25G 通道使用 64 位。
- MII 数据路径接口将 PCS 连接到仅 PCS 实例中的客户端逻辑。100G 变型的接口有 256 位数据和 32 位控制；10G/25G 变型的接口有 64 位数据和 8 位控制。
- 硬件和软件复位控制。
- 通过向设备结构提供时钟数据恢复 (CDR) 输出信号，支持同步以太网 (SyncE)。
动态重构：
- 支持不同以太网速率之间的动态重构。
- 设计示例可轻松实施。
调试和可测试性：
- 可选串行收发器中的串行 PMA 环回（TX 到 RX），用于自我诊断测试。
- 可选 MAC 或 PCS 中可选的并行环回（TX 到 RX），用于自我诊断测试。
- 位交织奇偶校验错误计数器，用于按 PCS 通道监视位错误。
- RX PCS 错误块计数器，用于监视帧期间和帧之间的错误。
- 错误和丢弃的数据包计数器。
- 高误码率 (BER) 检测，用于监视所有 PCS 通道上的链路误码率。
- 可选的加扰空闲测试模式生成和校验
- 用于精确定时采集统计计数器值的快照功能。
- TX 错误插入功能，用于为测试和调试提供支持。