25G 以太网英特尔® FPGA IP
此 IP 核实现了 25G 和 50G 以太网规范，即 25 千兆以太网联盟的 1.4 草案。此 IP 核包括一个选项，可支持 IEEE 802.3-2012 以太网标准条款 66 中定义的单向传输。25GbE IP 核的介质访问控制 (MAC) 客户端侧接口是一个 64 位 Avalon® Streaming 接口 (Avalon-ST)。它映射到一个 25.78125 Gbps 收发器。该 IP 核可选择包括 Reed-Solomon 前向纠错 (FEC)，以支持直接连接铜缆 (DAC)。
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25G 以太网英特尔® FPGA IP
具备各种可选功能的 25G 以太网英特尔® FPGA IP 也可以作为英特尔 Stratix 10 设备上的硬 IP 与 E-Tile 一起使用。有关更多详细信息，请参见面向以太网的 E-Tile 硬 IP 页面。
特性
PHY：
- 软 PCS 逻辑，无缝连接到英特尔® Stratix 10 FPGA 25.78125 Gbps 或 10.3125 Gbps 串行收发器。
- 支持在 25.78125 Gbps 和 10.3125 Gbps 之间动态重新配置以太网数据速率。
- 可选的 Reed-Solomon 前向纠错 (FEC)。
帧结构控制：
- 支持巨型数据包，即超过 1500 字节的数据包。
- 接收 (RX) CRC 移除和直通控制。
- 发送 (TX) CRC 生成和插入。
- RX 和 TX 前导码直通选项，用于需要专属用户管理信息传输的应用。
- TX 自动帧填充，以满足以太网帧长度至少要达到 64 字节的要求。
帧监测与统计：
- RX CRC 校验和报错。
- 基于 IEEE 规范的 RX 畸形数据包校验。
- 可选的统计计数器。
- 可选故障信号处理：检测和报告本地故障并生成远程故障，支持 IEEE 802.3ba-2012 以太网标准条款 66。
- 支持 IEEE 802.3-2012 以太网标准条款 66 中定义的单向传输。
流量控制：
- 标准 IEEE 802.3 条款 31 和基于优先级的 IEEE 802.1Qbb 流量控制。
支持高精度时间协议：
- 可选支持 IEEE 标准 1588-2008 高精度时钟同步协议 (1588 PTP)。该功能支持 PHY 工作速度，恒定时间戳精度为 ±3 ns，动态时间戳精度为 ±1 ns。
调试和可测试性：
- 串行收发器上设有可编程串行 PMA 本地环回（TX 到 RX），用于自检。
- TX 错误插入能力。
- 可选 Altera 调试主端点 (ADME) 访问权限，用于串行链路调试或监测 PHY 信号完整性。
用户系统接口：
- 通过 Avalon® 内存映射 (Avalon-MM) 管理接口访问 IP 核控制和状态寄存器。
- Avalon® Streaming (Avalon-ST) 数据路径接口连接到客户端逻辑。
- 可将 Avalon-ST TX 接口的就绪延迟配置为 0 或 3 个时钟周期。
- 硬件和软件复位控制。