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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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5.6.4.1.1. DPA块
DPA块接收来自差分输入缓冲器的高速串行数据,并从I/O PLL生成的8个相位中选择其一对数据进行采样。DPA选择最靠近串行数据相位的相位。接收数据与所选相位之间的最大相位偏移为1/8单位间隔(UI)10,也是DPA的最大量化误差。时钟的8个相位被平均分配,提供45°分辨率。
图 93. DPA时钟相位到串行数据时序的关系该图显示了DPA时钟和输入串行数据之间可能的相位关系。
DPA块持续监控输入串行数据的相位,并在需要的情况下选择新的相位。通过置位可选的rx_dpa_hold端口,可以防止DPA选择新的时钟相位,此方法适用于所有通道。
DPA电路不需要固定的训练码型以锁定到8个相位中的最佳相位。复位或上电后,DPA电路需要已接收数据上的跳变以锁定到最佳相位。可选的输出端口rx_dpa_locked可用于标示上电或者复位后初始DPA锁定条件已到达最佳相位。使用数据检查器,例如:循环冗余校验(CRC)或对角交叉存取奇偶校验(DIP-4)验证数据。
独立复位端口rx_dpa_reset可用于复位DPA电路。复位后必须重新训练DPA电路。
注: Non-DPA模式下DPA块被旁路。
10 单位间隔是以串行数据速率(快速时钟)运行的时钟的周期。