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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
例化DCFIFO的Verilog HDL编码示例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.3.11. 手动例化的编码实例
本节提供一个用于创建DCFIFO实例的Verilog HDL编码实例。此实例不是供您编译的完整编码,但它为例化的要求结构提供指南和一些注释。您可以使用相同的结构例化其他IP核,但只能使用适用于您已例化的IP核端口和参数。
例化DCFIFO的Verilog HDL编码示例
//module declaration module dcfifo8x32 (aclr, data, …… ,wfull); //Module's port declarations input aclr; input [31:0] data; . . output wrfull; //Module’s data type declarations and assignments wire rdempty_w; . . wire wrfull = wrfull_w; wire [31:0] q = q_w; /*Instantiates dcfifo megafunction. Must declare all the ports available from the megafunction and define the connection to the module's ports. Refer to the ports specification from the user guide for more information about the megafunction's ports*/ //syntax: <megafunction's name> <given an instance name> dcfifo inst1 ( //syntax: .<dcfifo's megafunction's port>(<module's port/wire>) .wrclk (wrclk), .rdclk (rdclk), . . .wrusedw ()); //left the output open if it's not used /*Start with the keyword “defparam”, defines the parameters and value assignments. Refer to parameters specifications from the user guide for more information about the megafunction's parameters*/ defparam //syntax: <instance name>.<parameter> = <value> inst1.intended_device_family = "Stratix 10", inst1.lpm_numwords = 8, . . inst1.wrsync_delaypipe = 4; endmodule