Intel® Hyperflex™ 体系结构高性能设计手册

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ID 683353
日期 10/04/2021
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1. Intel® Hyperflex™ FPGA体系结构介绍 2. Intel® Hyperflex™ 体系结构RTL设计指南 3. 编译 Intel® Hyperflex™ 体系结构设计 4. 设计实例演练(Design Example Walk-Through) 5. 重定时限制和解决方法 6. 优化实例 7. Intel® Hyperflex™ 体系结构移植指南 8. 附录 9. Intel® Hyperflex™ 体系结构高性能设计手册存档 10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史
1. Intel® Hyperflex™ FPGA体系结构介绍 x
1.1. Intel® Hyperflex™ 体系结构设计概念
2. Intel® Hyperflex™ 体系结构RTL设计指南 x
2.1. 高速设计方法 2.2. Hyper-Retiming (协助寄存器移动) 2.3. Hyper-Pipelining (添加流水线寄存器) 2.4. Hyper-Optimization (优化RTL)
2.1. 高速设计方法 x
2.1.1. 设置一个高速目标 2.1.2. 实验和迭代 2.1.3. 独立地编译组件 2.1.4. 优化子模块 2.1.5. 避免广播信号
2.1.1. 设置一个高速目标 x
2.1.1.1. 速度和时序收敛 2.1.1.2. 速度和延迟
2.2. Hyper-Retiming (协助寄存器移动) x
2.2.1. 复位策略 2.2.2. 时钟使能策略 2.2.3. 综合期间保留寄存器 2.2.4. 时序约束考量 2.2.5. 时钟同步策略 2.2.6. 亚稳态同步器(Metastability Synchronizers) 2.2.7. 初始上电条件 2.2.8. 通过RAM和DSP的重定时
2.2.1. 复位策略 x
2.2.1.1. 移除异步复位(Removing Asynchronous Resets) 2.2.1.2. 全局时钟树上的同步复位 2.2.1.3. I/O端口上的同步复位 2.2.1.4. 复制和流水线同步复位
2.2.2. 时钟使能策略 x
2.2.2.1. 本地化时钟使能 2.2.2.2. 高扇出时钟使能 2.2.2.3. 带时序异常的时钟使能
2.2.4. 时序约束考量 x
2.2.4.1. 优化多周期路径 2.2.4.2. 过约束(Overconstraints)
2.2.5. 时钟同步策略 x
2.2.5.1. 时钟域交叉约束准则(Clock Domain Crossing Constraint Guidelines)
2.2.7. 初始上电条件 x
2.2.7.1. 指定初始存储器条件 2.2.7.2. 初始条件和重定时 2.2.7.3. 初始条件和Hyper-Registers 2.2.7.4. 重定时复位流程(Retiming Reset Sequences)
2.2.7.3. 初始条件和Hyper-Registers x
2.2.7.3.1. 实现时钟门控(Implementing Clock Gating) 2.2.7.3.2. 用于初始条件的 英特尔® Quartus® Prime设置
2.3. Hyper-Pipelining (添加流水线寄存器) x
2.3.1. 传统对超级流水线(Conventional versus Hyper-Pipelining) 2.3.2. 流水线和延迟 2.3.3. 使用寄存器代替多周期异常
2.3.2. 流水线和延迟 x
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) 2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion)
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) x
2.3.2.1.1. 指定一个对延迟不敏感的伪路径
2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion) x
2.3.2.2.1. 第1步：创建可变延迟模块 2.3.2.2.2. 第2步：例化可变延迟模块 例化时钟域边界处的可变延迟 例化与复杂组合功能相邻的可变延迟 例化独立功能模块之间的可变延迟 应用伪路径或异常约束 应用可变延迟约束-from或-to 2.3.2.2.3. 第3步：验证自动流水线插入选项 2.3.2.2.4. (可选)无可变延迟模块的自动流水线插入
2.4. Hyper-Optimization (优化RTL) x
2.4.1. 一般优化技术 2.4.2. 优化特定的设计结构
2.4.1. 一般优化技术 x
2.4.1.1. 香农分解(Shannon’s Decomposition) 2.4.1.2. 时间域多路复用(Time Domain Multiplexing) 2.4.1.3. 环路展开(Loop Unrolling) 2.4.1.4. 环路流水线(Loop Pipelining) 2.4.1.5. 预计算
2.4.1.1. 香农分解(Shannon’s Decomposition) x
2.4.1.1.1. 香农分解示例 2.4.1.1.2. 对香农分解识别电路
2.4.1.4. 环路流水线(Loop Pipelining) x
2.4.1.4.1. 环路流水线理论 2.4.1.4.2. 环路流水线演示 2.4.1.4.3. 环路流水线和综合优化
2.4.2. 优化特定的设计结构 x
2.4.2.1. 高速时钟域(High-Speed Clock Domains) 2.4.2.2. 重构环路(Restructuring Loops) 2.4.2.3. 控制信号反压(Control Signal Backpressure) 2.4.2.4. 使用FIFO状态信号的流程控制 2.4.2.5. 包含skid缓冲器的流程控制 2.4.2.6. Read-Modify-Write存储器 2.4.2.7. 计数器和累加器 2.4.2.8. 状态机 2.4.2.9. 储存器 2.4.2.10. DSP模块 2.4.2.11. 一般逻辑 2.4.2.12. 求模与除法 2.4.2.13. 复位 2.4.2.14. 硬件重用 2.4.2.15. 算法要求 2.4.2.16. FIFO 2.4.2.17. 三元加法器(Ternary Adders)
2.4.2.1. 高速时钟域(High-Speed Clock Domains) x
2.4.2.1.1. 可视化时钟网络 2.4.2.1.2. 查看Fitter报告中的时钟网络 2.4.2.1.3. 在Timing Analyzer中查看时钟
2.4.2.9. 储存器 x
2.4.2.9.1. Intel® Hyperflex™ 体系结构真双端口存储器 2.4.2.9.2. 使用简单双端口存储器 2.4.2.9.3. Intel® Hyperflex™ 体系结构简单双端口存储器示例 2.4.2.9.4. 存储器混合端口宽度比率限制 2.4.2.9.5. 未寄存的RAM输出
3. 编译 Intel® Hyperflex™ 体系结构设计 x
3.1. 独立编译子模块 3.2. Design Assistant设计规则检查
3.2. Design Assistant设计规则检查 x
3.2.1. 编译期间运行Design Assistant 3.2.2. 在分析模式下运行Design Assistant
3.2.2. 在分析模式下运行Design Assistant x
3.2.2.1. 从Design Assistant到可视化工具的交叉探测 3.2.2.2. 从Chip Planner运行Design Assistant 3.2.2.3. 从Timing Analyzer运行Design Assistant
4. 设计实例演练(Design Example Walk-Through) x
4.1. 中值滤波器设计实例
4.1. 中值滤波器设计实例 x
4.1.1. 步骤1：编译基本设计 4.1.2. 步骤2：添加流水线级和移除异步复位 4.1.3. 步骤3：添加更多的流水线级和移除全部异步复位 4.1.4. 步骤4：优化短路径和长路径条件
5. 重定时限制和解决方法 x
5.1. 设置dont_merge综合属性 5.2. 解读关键链报告(Interpreting Critical Chain Reports)
5.2. 解读关键链报告(Interpreting Critical Chain Reports) x
5.2.1. 不足的寄存器(insufficient Registers) 5.2.2. 短路径/长路径(short path/long path) 5.2.3. 快进限制(Fast Forward Limit) 5.2.4. 环路(loop) 5.2.5. 每个时钟域一个关键链 5.2.6. 相关时钟组中的关键链 5.2.7. 复杂的关键链 5.2.8. 延伸到可定位的节点 5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit) 5.2.10. 包括双时钟存储器的关键链 5.2.11. 关键链比特和总线 5.2.12. 延迟线
5.2.1. 不足的寄存器(insufficient Registers) x
5.2.1.1. 不足寄存器实例(insufficient Registers Example) 5.2.1.2. 优化不足寄存器(Optimizing Insufficient Registers) 5.2.1.3. 包括双时钟存储器的关键链
5.2.2. 短路径/长路径(short path/long path) x
5.2.2.1. Hyper-Register位置不可用 5.2.2.2. 保持优化的实例 5.2.2.3. 优化短路径/长路径 5.2.2.4. 添加寄存器 5.2.2.5. 复制公共节点 5.2.2.6. 数据和控制平面
5.2.3. 快进限制(Fast Forward Limit) x
5.2.3.1. 优化路径限制(Optimizing Path Limit)
5.2.4. 环路(loop) x
5.2.4.1. 限制关键链环路的实例
6. 优化实例 x
6.1. 循环排程器(Round Robin Scheduler)
7. Intel® Hyperflex™ 体系结构移植指南 x
7.1. 设计移植和性能探索 7.2. 顶层设计考量
7.1. 设计移植和性能探索 x
7.1.1. Black-boxing Verilog HDL模块 7.1.2. Black-boxing VHDL模块 7.1.3. 时钟管理 7.1.4. 管脚分配 7.1.5. 收发器控制逻辑 7.1.6. 升级过时的IP内核
8. 附录 x
8.1. 附录A：可参数化的流水线模块 8.2. 附录B：时钟使能和复位
8.2. 附录B：时钟使能和复位 x
8.2.1. 同步复位和限制 8.2.2. 通过时钟使能重定时 8.2.3. 解决短路径
8.2.1. 同步复位和限制 x
8.2.1.1. 同步复位汇总
8.2.2. 通过时钟使能重定时 x
8.2.2.1. 广播控制信号的实例
1. Intel® Hyperflex™ FPGA体系结构介绍
2. Intel® Hyperflex™ 体系结构RTL设计指南
3. 编译 Intel® Hyperflex™ 体系结构设计
4. 设计实例演练(Design Example Walk-Through)
5. 重定时限制和解决方法
6. 优化实例
7. Intel® Hyperflex™ 体系结构移植指南
8. 附录
9. Intel® Hyperflex™ 体系结构高性能设计手册存档
10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史

2.3.2.2.2. 第2步：例化可变延迟模块

您可以使用Fast Forward Compilation功能来帮助确定自动流水线插入的合适位置。以下位置通常适用于自动流水线插入：
  • 传输不断变化的数据的时钟边界使Fitter能够在有利的情况下将模块远远地分开。
  • 与一个复杂组合功能相邻的位置适用于难以满足时序的功能。
  • 在同一时钟域上的两个独立功能模块之间的位置使Fitter能够在有利的情况下将模块远远低分开。

例化时钟域边界处的可变延迟

Fast Forward Compilation建议在时钟域边界处添加流水线级，这样可以很容易处理额外延迟。例化时钟边界处的可变延迟使Fitter能够在有利的情况下将这些模块远远地分开。在这种情况下，您就可以在synchronizer或者FIFO之前或者之后例化hyperpipe_vlat模块。就网表连接而言，在comb函数与hyperpipe_vlat之间没有其他寄存器或逻辑的情况下例化hyperpipe_vlat。

此实例使Hyper-Retimer能够自动插入足够的流水线寄存器以满足时序要求。在这种情况下，由于数据不断变化，因此对延迟不敏感的伪路径是不合适的。

例化与复杂组合功能相邻的可变延迟

您可以例化与复杂组合模块相邻的hyperpipe_vlat模块，使Hyper-Retimer能够插入足够的寄存器以满足时序要求。在复杂组合模块之后例化hyperpipe_vlat模块，因为向后重定时(backwards retiming)不需要额外的复位周期来适应任何初始条件。您无法控制hyperpipe_vlat模块中的寄存器是否向前重定时到其后面的逻辑或向后重定时到组合模块中。

例化独立功能模块之间的可变延迟

您可以例化同一时钟域中的两个独立功能模块之间的hyperpipe_vlat模块。此例化允许功能模块在布局过程中分散开(spread apart)，同时为满足时序要求所需要的能模块之间仅添加流水线级数。

注： 请不要将可变延迟模块直接放置在一个分区边界附近。相反，请将一个寄存器放置在延迟模块与分区端口之间，以将它们分开。如果您将hyperpipe_vlat模块放置在紧邻分区边界的位置，那么可变延迟模块在重定时期间不会自动流水线化，如下图不正确的可变延迟模块布局会阻止自动流水线化中所示。
图 37. 可变延迟模块的不正确放置会阻止自动流水线化
图 38. 在可变延迟模块与分区之间放置寄存器以支持自动流水线化

应用伪路径或异常约束

如果例化独立功能模块之间hyperpipe_vlat模块，那么您必须添加一个伪路径(set_false_path)或者其他时序异常， 使连接的模块能够在布局期间浮动(float apart)。您可以对hyperpipe_vlat模块中的vlat_r寄存器应用伪路径或者异常。通过将时序异常放在条件if 语句中，Timing Analyzer在vlat添加寄存器时或者在最终时序签核期间都不会使用该异常，从而确保了每个寄存器都满足时钟要求。

如果没有对应的伪路径或者异常约束，hyperpipe_vlat几乎没有什么好处。在没有伪路径或者异常约束的情况下，Hyper-Retimer在布局布线期间仅识别hyperpipe_vlat中的一个流水线级。Hyper-Retimer在布局布线完成后仅添加额外的流水线级。Compiler倾向于将由一个流水线级连接的两个功能模块放置在一起，除非它们之间的路径被切断。

以下命令行显示了在my|top|design|hyperpipe_vlat_inst上对hyperpipe_vlat实例应用set_false_path异常的相应.sdc语句。对于连接到独立功能模块的hyperpipe_vlat实例，请将类似的命令行添加到您的.sdc： 

if { ! [is_post_route] } {
     set_false_path -to my|top|design|hyperpipe_vlat_inst|vlat_r[*]}

此外，如果您使用MAX_PIPE参数来限制流水线的数量， 那么请考虑应用max_delay或者multicycle异常，而不是应用一个set_false_path异常。如果在vlat实例上有一个MAX_PIPE约束，那么set_false_path异常可能会将逻辑移到很远，以至于MAX_PIPE约束是不足够的。鉴于此原因，multicycle异常更好。例如，如果NUM_PIPES=3，那么您可以添加一个等于NUM_PIPES(3)的multicycle异常。 

if {![is_post_route]} {
set_multicycle_path -setup –to my|top|design|hyperpipe_vlat_inst|vlat_r[*] 3
set_multicycle_path –hold –to my|top|design|hyperpipe_vlat_inst|vlat_r[*] 2}

应用可变延迟约束-from或-to

您可以使用可变延迟模块在寄存器链中向前或向后添加Hyper-Register。当通过组合逻辑推送寄存器时，请使用以下约束方法：
  • -from—将vlat_r放置在您想要流水线化的组合逻辑之前，然后应用多周期(multicycle)或者伪路径(false path) –from约束。
    图 39. 在组合逻辑之前插入vlat_hr
  • -to—将vlat_r放置在您想要流水线化的组合逻辑之后，然后应用多周期(multicycle)或者伪路径(false path) –to约束
    图 40. 在组合逻辑之后插入vlat_r
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