Intel® Agilex™嵌入式存储器用户指南

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ID 683241
日期 9/20/2021
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1. Intel® Agilex™ 嵌入式存储器概述 2. Intel® Agilex™ 嵌入式存储器体系结构和特性 3. Intel® Agilex™ 嵌入式存储器设计考量 4. Intel® Agilex™ 嵌入式存储器IP参考 5. Intel® Agilex™ 嵌入式存储器调试 6. Intel® Agilex™ 嵌入式存储器用户指南存档 7. Intel® Agilex™ 嵌入式存储器用户指南修订历史
1. Intel® Agilex™ 嵌入式存储器概述 x
1.1. Intel® Agilex™ 嵌入式存储器特性
2. Intel® Agilex™ 嵌入式存储器体系结构和特性 x
2.1. Intel® Agilex™ 嵌入式存储器模块中的字节使能(Byte Enable) 2.2. 地址时钟使能支持 2.3. 异步清零和同步清零 2.4. 存储模块错误纠正编码支持 2.5. Intel® Agilex™ 嵌入式存储器时钟模式 2.6. Intel® Agilex™ 嵌入式存储器配置 2.7. Force-to-Zero 2.8. Coherent（一致性）读存储器 2.9. 冻结逻辑(Freeze logic) 2.10. 真双端口双时钟仿真器 2.11. 读和写地址寄存器的初始值 2.12. M20K模块中的时序/功耗优化功能 2.13. Intel® Agilex™ 支持的嵌入式存储器IP
2.1. Intel® Agilex™ 嵌入式存储器模块中的字节使能(Byte Enable) x
2.1.1. 字节使能控制 2.1.2. 数据字节输出 2.1.3. 字节使能行为
2.4. 存储模块错误纠正编码支持 x
2.4.1. 奇偶校验位 2.4.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.4.3. ECC Read-During-Write行为 2.4.4. 纠错码真值表
2.5. Intel® Agilex™ 嵌入式存储器时钟模式 x
2.5.1. 单一时钟模式(Single Clock Mode) 2.5.2. 读/写时钟模式(Read/Write Clock Mode) 2.5.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.5.4. 时钟模式下的异步/同步清零 2.5.5. 同步读/写中的输出读数据 2.5.6. 时钟模式的独立时钟使能
2.6. Intel® Agilex™ 嵌入式存储器配置 x
2.6.1. 混合宽度端口配置
2.8. Coherent（一致性）读存储器 x
2.8.1. 转发逻辑(Forwarding Logic)
3. Intel® Agilex™ 嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 并发读取行为的考量 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. Intel® Quartus® Prime软件中针对存储器的高级设置
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. Intel® Agilex™ 嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM Intel® Agilex™ FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP版本信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM Intel® Agilex™ FPGA IP x
4.2.1. eSRAM Intel® Agilex™ FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM Intel® Agilex™ FPGA IP参数 4.2.4. eSRAM Intel® Agilex™ FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规范
4.3. FIFO Intel® FPGA IP x
4.3.1. 有关FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标记和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清除和异步清除作用 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器转换 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清除和异步清除作用 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. Shift Register (基于RAM) Intel® FPGA IP的发布信息 4.4.2. Shift Register (基于RAM) Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. Intel® Agilex™ 嵌入式存储器概述
2. Intel® Agilex™ 嵌入式存储器体系结构和特性
3. Intel® Agilex™ 嵌入式存储器设计考量
4. Intel® Agilex™ 嵌入式存储器IP参考
5. Intel® Agilex™ 嵌入式存储器调试
6. Intel® Agilex™ 嵌入式存储器用户指南存档
7. Intel® Agilex™ 嵌入式存储器用户指南修订历史

3.3.2. Mixed-Port Read-During-Write模式

mixed-port read-during-write模式应用于simple dual-port RAM模式。 两个端口使用同一时钟对同一存储器地址执行读写操作：一个端口读数据，一个端口写数据。
表 14.  Mixed-Port Read-During-Write模式中的RAM输出模式
输出模式 存储器类型 说明
New Data MLAB

对不同端口的read-during-write操作会导致MLAB寄存器输出端显示数据写入MLAB存储器后，下一个时钟上升沿上的New Data。

仅当输出被寄存时才可使用此模式。
Old Data M20K, MLAB

对不同端口的read-during-write操作会导致RAM输出端在相应地址上显示Old Data值。

对于MLAB，仅当输出被寄存时才可使用此模式。
Don't Care M20K, MLAB

RAM输出Don't Care或者Unknown值。

  • 对于M20K， Intel® Quartus® Prime软件不分析读写操作之间的时序。
  • 对于MLAB，要使能该功能，就必须在编译嵌入式存储器仿真模型和运行仿真时，将RDW_DONT_CARE_IS_X定义标记（define flag）包含于仿真命令中。
    下面是将定义标记添加到仿真命令的示例： 
    vlog -sv -timescale 1ps/1ps +define+RDW_DONT_CARE_IS_X -work msim_precompile $env(QUARTUS_DIR)/eda/sim_lib/altera_lnsim.sv
New_a_old_b M20K 此模式仅适用于M20K的simple-quad端口，其中对不同端口的read-during-write操作会导致RAM输出在端口A反映新数据，在端口B反映旧数据。
表 15.  Mixed Port Read-During-Write输出行为此表列出并描述了mixed-port read-during-write模式的输出行为。这些行为仅适用于MLAB模块。
RAM: 2-PORT Intel® FPGA IP设置 输出行为
参数 使能的参数选项 Altera_syncram参数(read_during_write_mode_mixed_

(read_during_write_mode_mixed_ports)

Read-During-Write时的输出数据 MLAB Atom (在Chip Planner中可见)
Mixed Port Read-During-Write for Single Input Clock RAM

How should the q_a and q_b outputs behave when reading a memory location that is being written from the other ports?（读取从其他端口写入的存储器位置时，q_a和q_b应该的行为）

 Old Data old_data Old data 4 New Data
New Data new_data New data New Data
Don't Care dont_care Don't care 5 Don't Care
图 24. Mixed-Port Read-During-Write: New Data模式此图显示了New Data模式的mixed-port read- during-write行为的采样功能波形。


图 25. Mixed-Port Read-During-Write: Old Data模式此图显示了Old Data模式的mixed-port read- during-write行为的采样功能波形。


图 26. Mixed-Port Read-During-Write: Don't Care模式此图显示了Don't Care模式的mixed-port read-during-write行为的采样功能波形。此行为仅适用于M20K模块。


图 27. Mixed-Port Read-During-Write: New_a_old_b模式此图显示了New_a_old_b模式的mixed-port read-during-write行为的采样功能波形。
4 Old data是通过外部软核逻辑实现的，因为MLAB模块自身仅支持new data。
5 输出数据是don't care，因为IP不能保证在read-during-write时输出数据的亚稳定性。
二级标题