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2.1. Intel® Agilex™ 嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Intel® Agilex™ 嵌入式存储器时钟模式
2.6. Intel® Agilex™ 嵌入式存储器配置
2.7. Force-to-Zero
2.8. Coherent(一致性)读存储器
2.9. 冻结逻辑(Freeze logic)
2.10. 真双端口双时钟仿真器
2.11. 读和写地址寄存器的初始值
2.12. M20K模块中的时序/功耗优化功能
2.13. Intel® Agilex™ 支持的嵌入式存储器IP
4.3.1. 有关FIFO Intel® FPGA IP的发布信息
4.3.2. 配置方法
4.3.3. 规范
4.3.4. FIFO功能时序要求
4.3.5. SCFIFO ALMOST_EMPTY功能时序
4.3.6. FIFO输出状态标记和延迟
4.3.7. FIFO亚稳性保护及相关选项
4.3.8. FIFO同步清除和异步清除作用
4.3.9. SCFIFO和DCFIFO Show-Ahead模式
4.3.10. 不同的输入和输出宽度
4.3.11. DCFIFO时序约束设置
4.3.12. 手动例化的编码实例
4.3.13. 设计实例
4.3.14. 时钟域交叉处的格雷码(Gray-Code)计数器转换
4.3.15. 嵌入式存储器ECC功能指南
4.3.16. FIFO Intel® FPGA IP参数
4.3.17. 复位方案(reset scheme)
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4.2.2.1. eSRAM规范
下表总结了eSRAM Intel® Agilex™ FPGA IP的规范。
功能特点 | 详情 | 值 | 描述 |
---|---|---|---|
Clock Frequency | -1 -2 -3 |
200 MHz - 750 MHz 200 MHz - 640 MHz 200 MHz - 500 MHz |
— |
Bank Capacity | — |
64 Kb |
每个bank为(1024) 1K x 64 bits |
Banks per Channel | — | 32 |
— |
Channel Capacity | — |
2.048 Mb |
— |
Ports per eSRAM | — | 4 |
每个端口由2个通道组成。 |
eSRAM Capacity | — |
16.384 Mb |
— |
Interface Data Width | — |
x64 |
最大宽度 |
Read Latency 6 | — |
7 +2 7 |
— |
Write Latency | — | 0 + 2 7 | 发送给eSRAM的写命令有一个零周期延迟。 |
Power (per eSRAM system) | — |
Static: 192 mW(静态) Dynamic: 1.08 mW/MHz(动态) |
— |
6 读延迟是,测量从对接口提供读命令到有效读数据返回之间的时间差。
7 读/写延迟+2是因为需要与eSRAM接口对接的寄存器满足布线和时序要求。